DLL

该论文提出一种基于环形振荡器的14GHz三阶分数-N锁相环，采用级联子采样延迟锁定环（DLL）和窄脉冲积分器来抑制相位噪声与电源噪声，实现了164fs_rms的超低抖动。通过三态极性可逆SSPD减少DTC范围与带宽退化，并应用延迟校准优化VCDL延迟范围与占空比，解决了高频低抖动PLL的设计挑战。

该论文提出了一种32Gb、8.0Gb/s/pin的DDR5 SDRAM，采用对称马赛克架构，在第五代10nm DRAM工艺上实现。为了解决DLL代码变化导致的确定性抖动和四相偏移问题，设计了一种混合开环/闭环DCC，显著降低了四相偏移。

本文提出了一款1.1V供电、6.4Gb/s/pin数据速率、24Gb容量的DDR5 SDRAM，通过高精度占空比校正器和抗NBTI的DLL设计，解决了高速低功耗下PVT敏感性问题，实现了高密度与高速接口。

该论文提出了一种分数-N数字MDLL，通过注入误差加扰和后台三阶DTC延迟均衡器，实现了-67dBc的参考杂散抑制，解决了传统MDLL中DTC非线性导致的杂散问题。

该论文提出了一种全数字乘法延迟锁定环（MDLL），通过边缘再提取、双环VCO和块共享频率跟踪环路技术，在0.0056mm²面积和0.3mW功耗下实现了292fsrms抖动和-249dB FOM，解决了传统MDLL中频率跟踪环路面积和功耗大的问题。

该论文提出了一种采用级联时间放大时钟偏移子采样技术的3阶2.1GHz锁相环（PLL），通过3阶反馈环路实现大低频环路增益以抑制相位噪声，同时利用级联时间放大技术解决了高阶环路导致的建立时间恶化问题，实现了4.2μs的快速建立时间。

该论文提出了一种0.2-1.45GHz的亚采样分数分频全数字乘法延迟锁定环(MDLL)，通过零偏移孔径鉴相器实现杂散抑制，解决了传统MDLL在分数倍频时杂散性能差的问题。

提出一种双环注入锁定PLL，采用可综合的全数字PVT校准电路，实现了0.022mm²面积和970μW低功耗，FOM达-243dB。解决了传统注入锁定PLL在PVT变化下校准困难的问题，降低了时序约束。

提出一种用于超低功耗传感器平台的乘性延迟锁定环（DLL），采用基于漏电流的振荡器实现0.45V供电下423nW功耗和3.2MHz输出频率，解决了自由运行振荡器受工艺影响需后调整的问题。

该论文提出了一种在90nm CMOS工艺下实现的全数字延迟锁定环（ADDLL），工作频率范围为6.7MHz至1.24GHz，核心面积仅为0.0318mm²。通过创新的电路设计解决了传统模拟DLL在先进工艺下面临的高漏电流、低电源电压等问题，并实现了快速锁定和宽频率范围。

本文提出了一种4.6GHz的乘性延迟锁定环（MDLL），通过创新的孔径位置调谐技术（Aperture Position Tuning）精确对齐参考时钟边沿与VCO反馈边沿，有效抑制了参考杂散，实现了-46dBc的低参考杂散性能。该设计解决了MDLL中因时序失配或电荷泵偏移导致的相位误差问题。

本文提出了一种用于GDDR3 DRAM的双模相位与延迟锁定环（PLL/DLL），通过电源噪声管理技术，在未稳压电源下实现低抖动和宽工作范围。该设计在1.6V电压下达到3.3Gb/s的数据速率，解决了高速DRAM中DLL对电源噪声敏感的问题。

该论文提出了一种工作频率为0.4至1.6GHz的低过采样率ΔΣ DLL，采用自参考多相生成技术，解决了传统模拟延迟线受PVT变化影响的问题，实现了宽频率范围内精确的时钟相位控制。

该论文提出了一种工作在8-10GHz的低抖动分布式延迟锁定环（DLL），用于生成多相时钟。通过分布式架构解决了传统DLL在高频下因延迟单元失配导致的相位不准确问题。

该论文提出了一种结合PLL和循环DLL的时钟乘法器，通过周期性打开振荡器以引入干净参考边沿，解决了传统边缘组合DLL中延迟级失配导致的图案抖动以及鉴相器/电荷泵静态相位偏移引起的相位不连续性问题。实现了800MHz输出频率和-122dBc/Hz@200kHz的相位噪声性能。

该论文提出了一种用于DRAM的全数字延迟锁定环（DLL），工作频率范围为0.1至1.5GHz，功耗仅为4.2mW。它通过双占空比校正电路和更新齿轮电路解决了传统数字DLL在宽频率范围内抖动大、功耗高和占空比校正能力不足的问题。