ISSCC 2026Session 36AI / ML
提出了一种基于双层硅光子学的CMOS神经探针，集成了1280个电极、384个记录通道和88个光发射位点，通过热光开关和片上校准实现大规模、可靠的光遗传学记录与刺激。解决了现有神经探针在通道数量和光发射集成度上的瓶颈问题。
▸采用双层硅光子学与CMOS电路集成，实现了1280个电极和88个发射位点的大规模神经接口。
▸引入热光开关和定制光子驱动IC，配合片上光电二极管和温度传感器进行实时校准和热监测。
ISSCC 2026Session 36AI / ML
提出了一款光适应视网膜假体（LARP）SoC，通过功率感知光适应实现了55.48dB的宽光感动态范围，并采用像素聚类技术将像素尺寸缩小至80×80μm²，提高了刺激空间分辨率。电荷回收局部动态供电方案使刺激能量降低34%，经图像投影测试和离体小鼠视网膜细胞实验验证了有效性。
▸采用功率感知光适应技术，实现55.48dB的宽动态范围，适应不同光照条件。
▸通过像素聚类实现80×80μm²紧凑像素尺寸，提升400像素阵列的空间分辨率。
ISSCC 2026Session 36AI / ML
该论文提出了一种混合光遗传刺激系统，通过亚阈值电刺激降低光学阈值并减少能耗，实现了90.75%的LED驱动效率和70.6%的光学能量节省。该系统利用高效电容充放电操作产生衰减指数辐照度，增强神经响应，并在小鼠离体实验中验证了等效神经激活。
▸提出混合光遗传刺激系统，结合亚阈值电刺激降低光学阈值，显著减少能量消耗。
▸实现90.75%的LED驱动效率，通过高效电容充放电操作和衰减指数辐照度增强神经响应。
ISSCC 2026Session 36AI / ML
该论文提出了一种基于稀疏感知的神经接口，利用计算存储一体（CIM）引擎进行预测性聚焦采样，实现热点尖峰跟踪。通过结合低功耗全景扫描与高保真尖峰跟踪的动态分配，解决了高密度神经接口的功耗、面积和带宽瓶颈。
▸结合低功耗全景扫描与高保真尖峰跟踪的动态分配机制，实现热点预测与主动位点的高效采样。
▸实时CIM引擎引导的预测聚焦采样，提供16倍分辨率提升（10kHz），显著提高尖峰密度。
ISSCC 2026Session 36AI / ML0.18μm CMOS
本文提出了一种无校准的二阶kT/C噪声整形的NS-SAR ADC，通过多任务积分器（MTI）和环路动力学同时实现量化噪声和kT/C噪声的二阶整形，适用于可穿戴ExG信号采集。结合相关电平移位（CLS）和输入阻抗提升（ZIN boosting）技术，在0.18μm CMOS工艺下实现了98.3dB SNDR、103.6dB DR、3.49μVrms IRN（1kHz带宽）、168MΩ输入阻抗和6.3μW功耗。
▸提出无校准的二阶kT/C噪声整形技术，利用多任务积分器和环路动力学同时整形量化噪声和kT/C噪声。
▸采用相关电平移位（CLS）提升线性度，并利用输入阻抗提升（ZIN boosting）技术实现168MΩ高输入阻抗。
ISSCC 2026Session 36AI / ML
该论文提出了一种用于非侵入式跨医院肺病诊断的神经形态嗅觉处理器，通过片上迁移学习实现了超过94%的检测准确率，并达到了0.46pJ/SOP的能量效率和0.17nW/突触的功率密度。
▸首次在神经形态嗅觉处理器中集成片上迁移学习，支持跨医院和跨肺病类型的诊断。
▸实现了极低的功耗（0.46pJ/SOP和0.17nW/突触），适用于可穿戴或便携式医疗设备。
ISSCC 2026Session 36AI / ML40nm CMOS
本文提出一种患者独立、基于原型的时空CNN处理器，用于癫痫检测，无需患者特定数据即可实现高精度，能量效率为16.4nJ/类，延迟小于120ms。通过可选的基于前向推理的零样本适应，进一步提高了对信号变异和低质量输入的鲁棒性。
▸提出患者独立的原型学习方法，无需患者特定数据即可实现高精度癫痫检测，解决了传统方法需要大量患者数据训练的痛点。
▸引入基于前向推理的零样本适应机制，在推理过程中动态调整模型，提升对信号变异和低质量输入的鲁棒性。
ISSCC 2026Session 36AI / ML65nm CMOS
该论文提出一款用于智能眼镜的65nm神经接口SoC，集成10通道AFE和片上CNN，实现实时EOG/EMG/EEG推理。采用LoRA微调的片上持续学习将可训练参数减少54-77%，并设计超低功耗最近特征神经命令路径以按需唤醒重计算，同时通过分块delta编码和流式流水线减少内存并扩展训练数据2.1倍。
▸采用LoRA微调实现片上持续学习，将可训练参数削减54-77%，显著降低计算开销。
▸设计超低功耗最近特征神经命令路径，仅在需要用户命令时唤醒重计算，降低系统功耗。
ISSCC 2026Session 36AI / ML
本文提出一种用于大规模压阻传感器阵列的快速阻抗测量IC，采用统一差分时域解调架构，通过激励电路直接读出阻抗，并利用预饱和自适应偏置技术提高能效。该芯片在125kHz下扫描253个传感器仅需12.2ms（82fps），功耗158μW，实现了0.5%误差和71.1dB SNR。
▸提出统一差分时域解调架构，将阻抗读出直接集成到激励电路中，简化前端设计。
▸采用预饱和自适应偏置技术，根据传感器负载动态调整偏置，提升功率效率。
ISSCC 2026Session 36AI / ML
本文提出了一种帧率可调的占空比电气阻抗断层扫描系统，通过多输入多输出电流平衡仪表放大器降低功耗、面积和输入寄生，并采用数字匹配滤波器与谐波消除FIR滤波器减少建立时间，从而在662.0μW下实现878.9fps，在43.8μW下实现27.5fps。
▸提出多输入多输出电流平衡仪表放大器，将功耗、面积和输入寄生减半。
▸采用数字匹配滤波器与谐波消除FIR滤波器，显著缩短建立时间，提升系统吞吐量。
ISSCC 2026Session 36AI / ML
该论文提出ReFIND，一款集成16个分辨率可重构AFE、特征提取器和分类器的生物信号分类SoC。通过VCO ADC的积分时间缩放实现功耗与分辨率的动态权衡，端到端验证表明相比固定阵列可节省超过14倍AFE每通道功耗，为生物信号分类器提供运行时功耗性能优化。
▸提出分辨率可重构的VCO ADC架构，通过缩放积分时间在13位至10位分辨率下实现1.77μW至0.12μW/通道的功耗动态调节。
▸集成16通道AFE、特征提取器和分类器的完整SoC，支持运行时分辨率缩放，实现超过10倍的AFE每通道功耗节省。
ISSCC 2026Session 31AI / ML28nm
该论文提出了一种基于推测解码的LLM处理器，通过三个创新点（指数双重用MAC、草稿反向传播目标混合精度数据流、草稿提前启动并行计算）解决了LLM解码瓶颈，实现了10.29倍速度提升。
▸指数双重用MAC：通过重用指数部分减少计算冗余，提高乘法累加效率。
▸草稿反向传播目标混合精度数据流：在草稿模型反向传播时采用混合精度，优化权重和KV缓存效率。
ISSCC 2026Session 31AI / ML
本文提出Tri-Oracle，一种视觉-语言模型（VLM）加速器，利用token、注意力和权重的冗余进行加速。通过Token合并单元合并68%冗余token，注意力头预测单元跳过44%注意力延迟，以及条带式近零值计算单元减少45%前馈网络延迟。芯片在28nm CMOS工艺下实现17.78μJ/token的能效和1.19-3.99TOPS/mm2的面积效率，无需微调。
▸提出Token合并单元（TMU），动态合并68%的冗余token，减少计算量。
ISSCC 2026Session 31AI / ML28nm CMOS
该论文提出了SoulMate，一款全设备端移动智能系统芯片，集成检索增强生成（RAG）和LLM微调功能，采用混合秩token处理与相似性感知序列处理架构，在28nm CMOS工艺下实现9.8mW低功耗实时交互，显著提升能效。
▸提出混合秩token处理架构，结合低秩和高秩计算以平衡精度与功耗
▸设计相似性感知序列处理机制，优化RAG中数据检索与生成的效率
ISSCC 2026Session 30AI / ML
本文提出了一种面向边缘大语言模型应用的高带宽密度、高存储密度、低能耗的3D近存计算芯片，采用双DRAM单逻辑架构，通过3D集成实现近DRAM计算，显著降低内存访问延迟和通用矩阵乘法执行时间。
▸提出双DRAM单逻辑的3D近存计算架构，实现高密度3D集成路径。
▸通过近DRAM计算技术，将内存访问延迟降低93%，GEMM执行时间降低98%。
ISSCC 2026Session 30AI / ML
本文提出并实现了一款16Mb近内存相位域计算（NM-PDC）铁电NAND闪存芯片，可用于近似最近邻搜索。该芯片通过在近内存区域进行相位域计算，解决了传统NAND近/存内计算IO宽度有限、能量延迟积大且无法支持多样向量格式的问题，单次搜索操作可计算512个256维4b向量的相似距离，能效达166.8TOPS/W，端到端延迟减少12.8倍。
▸提出近内存相位域计算（NM-PDC）架构，将计算置于存储近端而非存储单元内，突破IO瓶颈并支持多样向量格式。
▸采用铁电NAND闪存（FeNAND）实现高能效近内存计算，利用相位域信号处理降低能耗和延迟。
ISSCC 2026Session 30AI / ML16nm
本文提出一种采用16nm工艺的72kb增益单元存算一体宏，支持多种数据格式（MX、LNS、FP等）和可重构的二进制补码与符号数值双表示方案，实现了120.5TFLOPS/W的高能效，解决了通用AI任务中数据表示灵活性需求。
▸提出可重构的二进制补码和符号数值双表示方案，兼容多种AI数值格式
▸基于增益单元的存算一体架构，在16nm工艺下实现72kb容量和120.5TFLOPS/W的极致能效
ISSCC 2026Session 30AI / ML28nm CMOS
本文提出了一款28nm工艺下的位并行数字计算内存(CIM)宏，采用基于转移计数线(TCL)的无损压缩器进行比特列加法。通过符号位嵌入的总线TCL支持有符号2的补码MAC操作，并利用阶段式使能电路减少加法器不必要的翻转，提升能效42%。该CIM宏在INT8和BF16精度下分别实现了106.85TOPS/W和77.68TFLOPS/W的能效。
▸提出基于转移计数线(TCL)的无损压缩器，用于比特列加法，实现面积高效的位并行计算。
▸在总线TCL中嵌入符号位扩展，支持有符号2的补码MAC操作且面积开销极小。
ISSCC 2026Session 30AI / ML22nm CMOS
本文提出了一种基于DTCO设计的22nm 96Mb高保持多模式ReRAM非易失性计算-存内宏，支持线性MLC、非线性MLC和SLC模式，适用于Mamba、Transformer和CNN等不同神经网络工作负载，解决了推理精度、能效和读取鲁棒性等关键挑战。该宏实现了50.6至90.2 TFLOPS/W的能效。
▸提出支持线性MLC、非线性MLC和SLC三种模式的统一ReRAM CIM架构，可根据不同网络动态切换，兼顾精度与能效。
▸通过DTCO（设计-技术协同优化）实现高保持性，解决非易失性存储器在长时推理中的数据保留问题。
ISSCC 2026Session 30AI / ML12nm CMOS
本文提出了一款基于电荷陷阱晶体管(CTT)的4Mb非易失性计算存储一体(nvCIM)宏，采用12nm CMOS工艺制造。该宏支持INT/FP4 MAC操作，并引入模拟预测数字计算(APDC)方案以降低功耗，实现了137.75TFLOPS/W的能效和超过40倍的密度FoM（存储密度×计算密度）提升，解决了传统nvCIM宏存储密度低、不必要的MAC操作和浮点计算硬件成本高的问题。
▸首次采用电荷陷阱晶体管(CTT)构建4Mb nvCIM宏，在12nm工艺下实现高密度非易失性存储与计算。
▸提出模拟预测数字计算(APDC)方案，通过预测跳过不必要的MAC操作，显著降低功耗。
ISSCC 2026Session 30AI / ML
China, 3Xiaomi, Beijing, China, 4Peking University, Beijing, China 1 Abstract Conventional FP-CIMs suffer from fixed preserved bit-width (PBW), limiting their adaptability and efficiency. This work pr
ISSCC 2026Session 27AI / ML
提出一种17.9-22.4GHz四核Class-F-1 VCO，采用环形五线变压器谐振腔实现高Q值，无需额外共模谐振器；通过多路径同步和分段对齐技术改善同步和PVT鲁棒性，实现了195.6±1.3dBc/Hz FoM和-145.6至-141dBc/Hz相位噪声。
▸提出环形五线变压器谐振腔，在f0和2f0提供高Q1/Q2，避免额外共模谐振器。
▸采用多路径同步技术（栅极同相、漏极反相、辅助双路径线圈）均衡f0和2f0阻抗。
ISSCC 2026Session 24AI / ML
提出一种触摸嵌入OLED显示驱动IC，通过显示噪声参考和显示耦合噪声预测技术，结合专用神经网络引擎，克服触摸与显示电极间的干扰，实现高信噪比。
▸提出显示噪声参考技术，通过控制器减少触摸与显示电极的干扰。
▸引入模拟前端电路抑制来自显示的耦合噪声，并基于显示图像和驱动条件利用专用神经网络引擎预测噪声提升抗干扰能力。
ISSCC 2026Session 20AI / ML
本文提出了一种紧凑的26/38GHz可重构双频低噪声放大器，采用基于变压器的极点-零点反转图像抑制技术，解决了窄带LO双混频中的镜像干扰问题。该LNA在26GHz和38GHz分别实现20dB和19dB增益、3.5dB和3.9dB噪声系数，镜像抑制比优于39dB和41dB，适用于5G毫米波通信。
▸提出变压器基极点-零点反转图像抑制技术，实现双频段可重构，有效抑制镜像信号。
▸紧凑的电路设计同时覆盖26GHz和38GHz两个5G FR2频段，无需额外开关或滤波器。
ISSCC 2026Session 2AI / ML16nm FinFET
该论文提出了一款基于16nm FinFET工艺的变压器扩散模型处理器Tiamat，支持class-conditional DiT-XL/2和text-to-image PixArt-α，实现每步98ms和134ms的图像生成时间。通过分类器无关引导批处理、权重重排序量化和混合微尺度阻塞等创新，显著减少外部内存访问和特征图缓冲区大小，同时保持接近浮点的精度。
▸分类器无关引导批处理技术，将外部内存访问减少50%。
▸权重重排序量化，进一步减少37%的外部内存访问。
ISSCC 2026Session 2AI / ML28nm CMOS
该论文提出了一款用于B5G/6G AI-RAN的通用视觉变压器OFDM信道估计加速器UniC-Vision，通过算法-硬件协同优化和架构优化，在28nm CMOS工艺下实现了14.4Gb/s的吞吐量和7.3pJ/b的能效，比现有系统在可靠性上提升7.7至18.9dB，吞吐量提升16至39倍，满足超可靠低延迟的6G需求。
▸首次将视觉变压器（Vision Transformer）应用于OFDM信道估计，利用其全局注意力机制提升估计精度和鲁棒性。
▸采用算法-硬件协同优化方法，针对信道估计任务定制神经网络结构，并设计专用加速器架构，实现高吞吐量和低能耗。
ISSCC 2026Session 19AI / ML180nm SOI CMOS
本文提出一种全集成双向5kV隔离DC-DC转换器，采用180nm SOI CMOS工艺和分布式多绕组变压器，通过5电平混合全桥功率级实现波形整形与电流均衡，达到42.5%峰值效率和170mW/mm2变压器功率密度。
▸采用分布式多绕组变压器，最大化利用标准片上金属叠层，提升隔离功率密度。
▸提出5电平混合全桥功率级，实现基波和谐波波形整形与电流均衡，提高效率。
ISSCC 2026Session 19AI / ML
这篇论文提出了一种单变压器多输出隔离DC-DC转换器，从12/24V输入生成+15V、-5V和+5V三个稳压输出。通过共享次级绕组和双倍整流器配置，仅用四个功率晶体管实现三路输出，并采用可重构两模式逆变器提高效率，峰值效率达68%，最大输出功率2.5W。
▸采用单变压器和共享次级绕组的双倍整流器架构，仅用四个功率晶体管实现三路隔离输出，大幅减少器件数量。
▸提出可重构两模式逆变器，适应12V和24V两种输入电压，保证宽输入范围内的高效率。
ISSCC 2026Session 18AI / ML
本文提出SpikeRAM，一种事件驱动的尖峰计算近/内存储器处理器，集成了神经形态传感器，实现了超低功耗（48.1pW/Synapse/Bit）和464M突触的高效率处理，并支持事件驱动的推理与少样本学习。通过灰码权重和三进制梯度优化，减少了86%以上的内存写入次数，解决了边缘感知系统中的实时处理和在线学习问题。
▸提出事件驱动的尖峰计算近/内存储架构（SpikeRAM），结合神经形态传感器，实现异步感知与特征提取。
▸采用灰码权重和三进制梯度技术，减少内存写入次数超过86%，显著降低功耗。
ISSCC 2026Session 18AI / ML22nm
该论文提出了一种基于数字计算存储一体（DCIM）的流式多说话人语音识别（ASR）加速器，通过上下文感知冗余跳过和二维可写CIM技术，在22nm工艺上实现了1.87ms/帧的低延迟和高能效（37.50 TFLOPS/W），解决了流式多说话人ASR的实时性和能效挑战。
▸提出上下文感知冗余跳过方案，利用在线稀疏块预测减少计算冗余。
▸设计二维可写CIM架构，包含静态页和动态页，提升存储和计算效率。
ISSCC 2026Session 16AI / ML22nm CMOS
本文提出了一款工作于5G 28GHz频段的MIMO射频能量收集器，利用混合变压器耦合的RF/DC两级功率合成与移相实现空间最大功率点追踪(MPPT)，无需片外电容。在22nm工艺下实现了-40dBm的灵敏度和56.7%的功率转换效率(@0dBm)，较先前工作提升1.3倍。
▸采用混合两级RF/DC天线功率合并与基于变压器的移相结构，实现空间扫描与MPPT，避免了传统片外电容。
▸在28GHz毫米波频段实现了-40dBm的超高灵敏度，显著提升了环境射频能量的收集能力。
ISSCC 2026Session 12AI / ML28nm CMOS
本文提出一种基于双模变压器磁控技术的28nm CMOS串联谐振VCO，实现了10.2至16.2GHz（45.2%）的宽调谐范围，并在10MHz偏移处获得>201.1dBc/Hz的FoMT和207.7dBc/Hz的FoMAT。通过变压器优化方法，不同模式间相位噪声和FoM变化小于2dB，并集成采样PLL实现<18.1fs的均方根抖动。
▸提出双模变压器磁控技术，在宽调谐范围内保持串联谐振VCO的性能一致性，降低模式间相位噪声波动至2dB以内。
▸引入变压器优化方法，同时实现高FoMT（201.1dBc/Hz）和低抖动（<18.1fs），达到-265.8dB的FoMJT。
ISSCC 2026Session 10AI / ML55nm
本文提出一款55nm混合信号K-SAT求解器，采用基于概率比特(p-bit)的并行变量更新算法和存算一体架构，无需预处理即可映射任意阶K-SAT问题。在50变量3-SAT问题上实现5.5ms求解、265nJ能耗和100%可解性，较现有ASIC实现4-13倍加速。
▸提出并行变量更新算法，利用概率比特实现高效并行采样，加速收敛。
▸采用混合信号存算一体架构，使用11T-SRAM交叉阵列实现一次模拟梯度计算，并省去ADC实现无转换梯度采样。
ISSCC 2025Session 8AI / ML3nm
本文提出了一种运行时功率管理系统，使用片上功率传感器和基于硅片机器学习的校准技术，在3nm八核CPU上实现高效功率管理，以提升智能手机游戏性能与续航。
▸片上功率传感器实现实时功率监测，支持动态功率分配。
▸基于硅片机器学习的校准技术，提高功率传感器的准确性和鲁棒性。
ISSCC 2025Session 37AI / ML
Initially applied for image synthesis [1], Diffusion Models (DMs) have been rapidly expanded into many content-generation tasks, e.g. 3D scenes [2-3] or video [4], and deliver exceptional performance.
ISSCC 2025Session 37AI / ML28nm CMOS
本论文提出了一种基于MRAM嵌入式28nm CMOS工艺的单片内存计算微处理器，用于端到端深度神经网络推理。该设计针对始终开启的AI传感器应用中的稀疏推理需求，通过非易失性存储器交叉阵列实现低功耗计算，解决了传统架构在空闲和计算阶段功耗过高的问题。
▸在28nm CMOS工艺中单片集成MRAM内存计算阵列与微处理器，实现端到端DNN推理。
▸利用非易失性存储器交叉阵列的存内计算能力，显著降低稀疏推理场景下的功耗。
ISSCC 2025Session 32AI / ML
该论文提出了一种多核隔离DC-DC转换器，采用嵌入式磁芯变压器，实现了2W输出功率和53.2%的峰值效率，并满足CISPR-3电磁兼容标准。解决了传统集成隔离DC-DC转换器输出功率有限（约1W）的问题。
▸采用多核架构和嵌入式磁芯变压器，在保持高隔离电压的同时提升输出功率至2W。
▸通过优化的逆变器、变压器和整流器设计，实现了53.2%的峰值效率并满足CISPR-3电磁兼容要求。
ISSCC 2025Session 23AI / ML28nm
本文提出了一款28nm工艺的CNN-Transformer混合加速器，通过内存计算强度感知和混合注意力层融合技术，实现了0.22µJ/Token的高能效，解决了语义分割任务中计算与内存开销大的问题。
▸提出内存计算强度感知架构，动态调整计算与内存资源分配以优化能效。
▸设计了基于混合注意力的层融合方法，减少了CNN与Transformer之间的数据搬运开销。
ISSCC 2025Session 23AI / ML
revolutionized a wide range of AI applications, which motivates a surge in research to develop energy-efficient hardware accelerators. Most prior efforts have concentrated on enhancing on-chip computa
ISSCC 2025Session 2AI / ML16nm CMOS
本文提出了一款采用16nm工艺、支持双向特征金字塔网络（Bi-Directional FPN）的CNN处理器，峰值性能达5.7TOPS。该处理器针对高分辨率视频中的小目标检测进行了架构优化，解决了传统处理器在处理小目标时精度与效率不足的问题。
▸首次在芯片设计中实现双向FPN硬件加速，支持跨尺度特征融合，提升小目标检测精度。
▸采用高能效数据流与存储架构，在16nm工艺下实现5.7TOPS峰值算力，适用于边缘端高分辨率视频实时处理。
ISSCC 2025Session 16AI / ML4nm
本文介绍了一款面向设备端生成式AI的神经处理单元（NPU），集成在4nm旗舰移动SoC中，采用扇出晶圆级封装。该NPU针对从CNN到Transformer的演进趋势进行优化，支持大语言模型（如LLaMA）和大视觉模型，实现自然语言理解与文本生成等功能。
▸专为生成式AI设计，针对Transformer架构进行硬件加速，以高效支持大语言模型和大视觉模型推理。
▸采用4nm先进工艺和扇出晶圆级封装，在旗舰移动SoC中实现高集成度与性能。
ISSCC 2025Session 16AI / ML5nm
本文提出了一款面向大语言模型（LLM）推理的5nm张量收缩处理器RNGD，通过结合高内存带宽与高密度计算，实现了显著的能效提升。该芯片旨在解决LLM推理中计算密集与功耗高昂的矛盾，提供低功耗的加速方案。
▸采用5nm先进工艺设计张量收缩处理器，针对LLM推理场景优化计算架构。
▸通过高内存带宽与高密度计算的紧耦合设计，在保持高性能的同时大幅降低功耗。
ISSCC 2025Session 15AI / ML
本文提出了一种用于双电极生物电位记录的低功耗放大器，功耗仅4.6µW，噪声效率因子为3.3。该放大器能够承受高达133VPP的共模干扰并实现102dB的总共模抑制，解决了传统双电极记录中因大共模干扰导致的饱和或共模转差模问题。
▸首次实现了低功耗（4.6µW）下高达133VPP的共模干扰容限，显著提升双电极记录的鲁棒性。
▸在极低功耗下达到3.3的噪声效率因子（NEF）和102dB的总共模抑制比，兼顾了噪声与共模抑制性能。
ISSCC 2025Session 15AI / ML
本文提出了一种直接数字化前端，采用Delta放大技术来增强动态范围和能效，适用于神经接口应用。通过将第一级放大器带宽设置在奈奎斯特率以下，有效防止热噪声和输入干扰的混叠，实现了3.47的NEF和175.2dB的FOMS。
▸提出Delta放大技术，通过将放大器增益置于噪声抑制关键位置，显著降低量化噪声影响，提升动态范围。
▸优化放大器带宽至略低于奈奎斯特率，避免热噪声和干扰混叠，同时保持低功耗。
ISSCC 2025Session 15AI / ML
本文提出了一种基于事件驱动的空间缩放神经接口集成电路，采用可重构逆变器结构和输入自适应量化技术，实现了每个输入通道仅10nW的超低功耗，适用于大规模神经电极阵列，解决了神经接口系统功耗过高的问题。
▸提出事件驱动空间缩放机制，仅在神经活动发生时激活相关通道，大幅降低平均功耗。
▸采用可重构逆变器结构，支持灵活配置以适配不同输入信号特性。
ISSCC 2025Session 15AI / ML
本文提出了一款用于神经假体的系统级芯片(SoC)，集成了基于频率分割的无线功率传输技术，实现了高效供电和200Mb/s的高速数据通信，并支持感觉反馈功能。解决了高通道神经植入设备中无线供电与数据传输的瓶颈问题。
▸采用频率分割（Frequency-Splitting）的无线功率传输方案，在同一个线圈上同时实现功率传输和高速数据通信。
▸集成感觉反馈功能的神经假体SoC，支持运动皮层信号解码和感觉刺激，提升假肢控制的自然性。
ISSCC 2025Session 15AI / ML65nm CMOS
该论文提出了一款基于65nm CMOS工艺的不确定性可量化心室心律失常检测引擎，用于植入式心脏复律除颤器（ICD）中，以降低不适当电击率并提高可靠性。通过集成深度学习与不确定性量化（UQ）方法，该引擎在每次推理仅消耗1.75µJ能量的同时，实现了对室性心动过速和室颤的高精度检测。
▸首次在硬件层面实现了不确定性量化（UQ）功能，增强了深度学习模型在医疗决策中的透明度和可靠性。
▸采用超低功耗设计，每次推理仅需1.75µJ能量，适合植入式设备长期运行。
ISSCC 2025Session 15AI / ML
本文提出了一款1024通道的在线空间尖峰分类芯片，通过事件驱动尖峰检测和自组织映射算法，实现了极小的面积（0.00029mm²/通道）和极低的功耗（74nW/通道），解决了高密度多电极阵列中大量原始数据的片上压缩问题，以支持无线脑机接口操作。
▸采用事件驱动尖峰检测机制，仅在检测到尖峰时激活处理，显著降低功耗。
▸引入自组织映射算法实现片上在线空间尖峰分类，无需离线训练，提升实时性和可扩展性。
ISSCC 2025Session 15AI / ML
该论文提出了一种用于脑机接口语音解码的神经信号处理器，实现了3.9mW功耗和200字/分钟的通信速率。解决了现有脑机接口需要外部刺激或通信速率低的问题，实现了自然语音的高效解码。
▸提出了一种低功耗神经信号处理器，支持实时语音解码，功耗仅3.9mW。
▸实现了200字/分钟的高通信速率，接近自然语音速度，提升了脑机接口的实用性。
ISSCC 2025Session 14AI / ML28nm
该论文提出了一种28nm工艺的64kb位旋转混合域计算存储（CIM）宏，通过嵌入式符号位处理阵列和多比特融合双粒度技术，解决了混合域CIM中数字与模拟部分边界定义等挑战，实现了高效的计算存储。
▸提出位旋转（Bit-Rotated）技术优化混合域CIM的数据流，减少数据移动开销。
▸嵌入式符号位处理阵列，支持符号位独立处理，提升计算精度。
第 1/5 页 · 共 231 篇 · 下一页 →