ISSCC 2008Session 23Memory56nm
该论文提出了一种采用全位线架构的16Gb MLC NAND闪存，在56nm工艺下实现了34MB/s的编程吞吐量。解决了传统NAND闪存编程速度慢的问题，通过并行编程技术大幅提升了写入性能。
▸提出全位线架构，允许对所有位线同时编程，显著提高编程并行度。
▸在56nm工艺节点上实现了16Gb容量和34MB/s的编程吞吐量，是当时较高的性能。
ISSCC 2008Session 21Memory0.13μm CMOS
该论文提出了一种可自适应分割的双端口BiTCAM，将二进制和三进制CAM统一，用于移动设备病毒检测处理器。相比两个独立单端口TCAM，实现了48%的功耗降低和40%的晶体管数量减少。
▸提出可自适应分割的双端口BiTCAM架构，同时支持二进制和三进制内容寻址功能。
▸通过统一CAM设计避免使用两个独立TCAM，显著降低功耗和面积开销。
ISSCC 2008Session 21Memory90nm CMOS
该论文提出了一种采用10T存储单元和差分读取方案的低压亚阈值SRAM，实现了位交错结构以增强软错误免疫性，解决了传统单端读取方案中位线摆幅受限和无法有效位交错的问题。
▸提出10T存储单元结合差分读取方案，在亚阈值电压下实现稳定的读写操作，克服了单端读取的噪声和摆幅限制。
▸首次在亚阈值SRAM中实现高效的位交错列结构，显著提升了多比特软错误的免疫能力。
ISSCC 2008Session 21Memory100nm CMOS
本文提出一种采用双堆叠S3 SRAM单元的高密度同步SRAM，在100nm工艺下实现72Mb容量和500MHz操作频率。通过自动单元偏置方案和自适应块冗余技术，解决了传统6T SRAM密度不足的问题，同时保持高速访问性能。
▸采用双堆叠单晶硅（S3）SRAM单元，在不牺牲速度的情况下显著提升存储密度
▸提出自动单元偏置方案（Automatic Cell-Bias Scheme），优化工作点并降低漏电流
ISSCC 2008Session 21Memory65nm CMOS
本文提出一种65nm低功耗高密度SRAM，通过分别控制NMOS和PMOS的体偏置来独立监控阈值电压（Vth），以应对3σ系统变化下的操作裕度问题。该方案有效改善了SRAM在1.0V工作电压下的稳定性，无需使用复杂的辅助电路。
▸采用独立的Vth监控和体偏置机制，分别调整NMOS和PMOS的体偏压，从而精确校正器件阈值电压的不匹配。
▸在65nm工艺下实现1.0V低电压操作，同时保持高密度存储阵列，无需额外辅助电路，降低了设计成本和复杂度。
ISSCC 2008Session 21Memory45nm bulk CMOS
本文提出一种采用非对称单元β比6T存储单元的单电源供电64kB SRAM，在45nm bulk CMOS工艺下实现0.7V供电、1GHz操作。通过细粒度位线分段架构和非对称单元设计，解决了低电压下高速SRAM的面积和性能折衷问题，相比传统对称单元节省22%面积。
▸提出非对称单元β比6T存储单元，在保持读写稳定性的同时节省22%面积。
▸采用细粒度位线分段架构，实现0.7V低电压下1GHz高速操作。
ISSCC 2008Session 21Memory45nm CMOS
该论文提出了一种采用小信号非选通再生感测放大器(NSR-SA)的高密度45nm SRAM，解决了小尺寸器件变异性导致的读取电流和读SNM退化问题，以及传统感测放大器的失调电压和选通时序不确定性。通过0.25μm²的位单元和偏移补偿技术，实现了高密度与可靠读取。
▸提出非选通再生感测放大器(NSR-SA)，通过偏移补偿消除失调电压影响，无需选通信号，降低时序不确定性。
▸在45nm低功耗工艺下实现0.25μm²高密度位单元，同时兼顾读取电流和读静态噪声容限(SNM)。
ISSCC 2008Session 21Memory45nm SOI
该论文介绍了一款在45nm SOI工艺下实现的SRAM宏单元，访问时间为450ps，采用两级体接触传感方案和动态功耗管理技术，分别实现了58%的读功耗降低和37%的漏电功耗降低。
▸提出两级体接触传感方案，在恒定电压和频率下将读功耗降低58%
▸采用单器件动态泄漏抑制方案，无需唤醒周期即可将总漏电功耗降低37%
ISSCC 2008Session 21Memory45nm high-κ metal-gate CMOS
本文提出一种153Mb SRAM设计，采用动态正向体偏置技术增强存储单元的稳定性，并降低泄漏功耗。该设计基于45nm高κ金属栅CMOS工艺，解决了在器件变异增大和泄漏电流上升情况下的低电压操作稳定性问题。
▸提出完全集成的动态正向体偏置方案，在读写操作中动态调整体偏置以提升稳定性裕度。
▸通过动态体偏置和工艺优化实现泄漏电流的大幅降低，同时保持高密度存储阵列。
ISSCC 2008Session 14Memory66nm CMOS
该论文提出了一种用于DRAM的全数字延迟锁定环（DLL），工作频率范围为0.1至1.5GHz，功耗仅为4.2mW。它通过双占空比校正电路和更新齿轮电路解决了传统数字DLL在宽频率范围内抖动大、功耗高和占空比校正能力不足的问题。
▸提出双占空比校正电路，能够在宽频率范围内有效校正时钟占空比。
▸引入更新齿轮电路，优化了DLL的锁定时间和抖动性能，降低了功耗。
ISSCC 2008Session 14Memory66nm CMOS
本文针对Gb/s级DRAM接口中供电电压变化和不同端接条件导致的信号完整性问题，提出了一种多转换率输出驱动器和优化的阻抗校准电路。该设计基于66nm CMOS工艺，实现了3.0Gb/s/pin的数据速率，有效提高了接口的鲁棒性。
▸提出多转换率输出驱动器，能够动态调整转换速率以适应供电电压和负载电容变化
▸设计了优化的阻抗校准电路，通过改进的校准算法减少校准时间并提高阻抗匹配精度
ISSCC 2008Session 14Memory60nm CMOS
该论文提出了一个采用60nm工艺的6Gb/s/pin GDDR5图形DRAM，通过多方面的时钟技术和ISI/SSN降低技术解决高速信号完整性问题，实现了高数据速率传输。
▸设计了包含转发时钟和数据训练的多方面时钟架构，支持6Gb/s高速I/O操作。
▸引入码间干扰(ISI)和同步开关噪声(SSN)降低技术，提升信号完整性。
ISSCC 2008Session 14Memory
该论文提出了一种用于图形应用的833MHz伪双端口嵌入式DRAM，通过伪双端口架构实现了读写操作的并发执行，从而显著提高了内存带宽。解决了传统嵌入式DRAM在高带宽图形应用中带宽不足的问题。
▸提出伪双端口（Pseudo-Two-Port）架构，允许在同一周期内同时进行读和写操作，提升带宽。
▸通过优化单元阵列和输入输出引脚设计，实现了833MHz的高频操作。
ISSCC 2008Session 14Memory65nm逻辑工艺
该论文在65nm逻辑工艺中实现了一个2Mb的2T增益单元存储器宏，工作频率2GHz，带宽128GB/s，解决了嵌入式存储器在逻辑工艺中兼顾高密度与高速的问题。
▸采用2T增益单元替代传统SRAM，在逻辑工艺中实现更高存储密度。
▸实现2GHz操作频率与128GB/s带宽，达到2ns的快速周期时间，适用于标签RAM等读密集型应用。
ISSCC 2008Session 14Memory
该论文提出一种16Mb嵌入式DRAM，通过数据总线电荷回收技术实现170GB/s带宽。交替预充电时序使一个数据线放电的电荷转移到另一数据线充电，从而降低50%的功耗，解决了高带宽下数据总线功耗过大的问题。
▸采用电荷回收技术，将DR线放电的电荷转移到GDR线，降低50%数据总线功耗。
▸提出交替预充电时序（DR线预充至VEQ2，GDR线预充至VEQ1），实现电荷循环利用。
ISSCC 2008Session 14Memory
该论文提出了一种在bulk CMOS工艺中实现的500MHz随机存取嵌入式1Mb DRAM宏单元，解决了传统嵌入式DRAM速度较慢的问题，满足了90nm及以下工艺节点SoC集成的高密度、低软错误率需求。
▸实现了500MHz随机存取速度的嵌入式DRAM宏单元，显著提升了传统eDRAM的操作频率。
▸可能采用了优化的列访问架构或电路技术，在不显著增加面积的前提下提高了读写速度。
← 上一页 · 第 6/6 页 · 共 266 篇