ISSCC 2011Session 11Memory
本文提出了一款4Mb嵌入式SLC电阻式RAM（RRAM）宏，实现了7.2ns的读写随机访问时间，并具备160ns的MLC访问能力。该设计解决了传统嵌入式闪存速度慢的问题，为高速非易失性存储提供了新方案。
▸实现了7.2ns的SLC随机读写访问时间，显著快于传统嵌入式闪存。
▸支持160ns的MLC访问能力，提升了存储密度。
ISSCC 2011Session 11Memory24nm CMOS
该论文介绍了一款采用24nm CMOS工艺制造的64Gb MLC NAND闪存芯片，面积为151mm²。通过工艺微缩和电路优化，解决了高密度存储下的可靠性和性能问题。
▸采用24nm CMOS工艺实现64Gb MLC NAND闪存，显著提升存储密度。
▸通过电路和架构优化，在151mm²芯片面积内实现高可靠性和高性能。
ISSCC 2010Session 24Memory32nm CMOS
该论文提出了一种在32nm CMOS工艺下实现的32Gb MLC NAND闪存，通过Vth耐久性增强方案（包括浮栅耦合取消和PV状态读取）来减少ISPP步长，从而改善编程性能。测量结果显示编程时间改善了25.4%。
▸提出浮栅耦合取消技术，通过PV状态读取来抵消耦合效应，从而减小ISPP步长。
▸采用Vth耐久性增强方案，在不牺牲可靠性的前提下提升MLC NAND闪存的编程速度。
ISSCC 2010Session 24Memory34nm
本文提出一款基于34nm工艺的3bit/cell 32Gb NAND闪存，实现了6MB/s的编程吞吐量，并引入动态2b/cell块配置技术以平衡密度与可靠性，解决了高密度闪存中编程速度与数据保持能力的矛盾。
▸采用3bit/cell（TLC）技术实现32Gb高密度存储，同时保持6MB/s编程吞吐量。
▸提出动态2b/cell块配置功能，允许在高密度模式下动态切换部分存储块为2bit/cell模式，提升关键数据的可靠性和读性能。
ISSCC 2010Session 24Memory32nm CMOS
该论文介绍了一款采用32nm工艺的32Gb MLC NAND闪存芯片，面积仅为159mm²，并实现了200MB/s的异步DDR接口。通过引入DDR接口和工艺缩放，满足了高速数据传输和大存储容量的需求。
▸首次在NAND闪存中采用异步DDR接口，实现了200MB/s的高速数据吞吐率。
▸在32nm工艺节点上实现32Gb MLC存储，兼顾了高密度与低成本。
ISSCC 2010Session 24Memory
该论文提出了一种用于128层NAND闪存堆叠的感应耦合穿芯片总线，通过螺旋楼梯堆叠方案替代传统阶梯式堆叠，无需间隔芯片，将总高度从6.0mm降至3.9mm，平均通信距离缩短，传输功耗降低至60%。
▸提出螺旋楼梯堆叠方案，无需间隔芯片，显著降低堆叠高度。
▸采用感应耦合收发器实现中继传输，平均通信距离缩短，传输功耗降低至60%。
ISSCC 2010Session 24Memory
本文提出了一种用于偏移补偿的位线传感放大器，旨在解决低电压DRAM中因位线与字线间耦合电容等噪声导致的传感失败问题。通过该放大器，可以在低VCORE条件下实现可靠的传感操作。
▸提出了一种新型位线传感放大器结构，能够有效补偿偏移电压，提高低电压下的传感裕度。
▸通过特定的电路设计减少了位线与字线之间的耦合噪声影响，增强了传感稳定性。
ISSCC 2010Session 24Memory65nm CMOS (GPU) and 0.1µm DRAM
本文提出了一种基于电感耦合的QDR接口，在65nm CMOS GPU和0.1µm DRAM之间实现8Tb/s的总带宽，能效为1pJ/b，面积效率为0.8mm²/Tb/s。通过正交时钟和XOR操作进行四倍数据率复用/解复用，补偿GPU与DRAM之间的晶体管性能差距，并用注入锁定VCO从数据中恢复时钟。
▸采用电感耦合实现1024位并行收发，每链路8Gb/s，总带宽8Tb/s。
▸提出QDR技术，在DRAM侧使用正交时钟和XOR操作进行四倍数据率复用/解复用，补偿工艺差距。
ISSCC 2010Session 24Memory
该论文被作者撤回，无法提供具体内容。
▸无可用信息
ISSCC 2010Session 24Memory
该论文提出了一款7Gb/s/pin的GDDR5 SDRAM，实现了2.5ns的bank-to-bank激活时间，并且消除了bank-group限制，从而提升了3D图形系统的内存性能。
▸实现了7Gb/s/pin的高速数据速率，满足高分辨率图形需求。
ISSCC 2010Session 19MemoryPD-SOI
该论文提出了一种在0.5V电压下工作的100MHz PD-SOI SRAM，通过非对称MOSFET设计和正向体偏置技术，显著提高了读稳定性和写裕量，解决了低电压下SRAM操作裕量不足的问题。
▸采用非对称MOSFET结构，优化了读和写操作时的晶体管特性，增强了读稳定性。
▸利用正向体偏置技术，在低电压下提升写裕量，同时保持低待机漏电流。
ISSCC 2010Session 19Memory45nm CMOS
本文提出一种使用可调环形振荡器在45nm CMOS工艺中表征SRAM稳定性的方法。通过降低阵列供电电压VCELL来放大读取干扰效应，从而观察单元读取电流的变化，并评估单元失效前的行为。
▸利用可调环形振荡器作为测试结构，实现对SRAM单元读取电流和稳定性的片上表征。
▸通过扫描VCELL电压，观察读取电流在不同电压下的变化，从而预测单元在低电压下的失效点。
ISSCC 2010Session 19Memory
提出一种针对8T SRAM的PVT和老化自适应字线升压技术，用于降低功耗。通过动态调整字线电压，补偿工艺、电压、温度变化及老化效应，在保持性能的同时减少功耗。
▸提出PVT和老化自适应的字线升压方案，根据实时检测信号调整字线电压以降低功耗。
▸针对8T SRAM结构优化，适用于高性能微处理器的低层缓存和寄存器堆。
ISSCC 2010Session 19Memory45nm SOI CMOS
该论文提出了一种512kb的8T SRAM宏单元，采用45nm SOI CMOS工艺，能够在低至0.57V的电压下工作。通过引入AC耦合感测放大器（ACSA）和嵌入式数据保持电压传感器，解决了宽电压范围内存储器设计的挑战，兼顾了面积效率和工艺变化。
▸提出AC耦合感测放大器（ACSA），工作电压由最坏情况位线开/关电流比限制，实现极低电压操作。
▸采用面积高效的再生驱动技术，优化位线驱动性能。
ISSCC 2010Session 19Memory
本文提出了一种适用于低电压操作的可配置SRAM，通过恒定负电平写缓冲器（CNL-WB）和电平可编程字线驱动器（LPWD-SS）来改善写裕度。CNL-WB利用复制位线技术自动调整位线电平，支持4-512个单元/位线的配置范围；LPWD-SS在单电源下优化了干扰与写裕度的权衡。
▸恒定负电平写缓冲器（CNL-WB）通过复制位线技术自动调整位线电平，适用于宽范围配置，显著提升写裕度。
▸电平可编程字线驱动器（LPWD-SS）在单电源下优化了读取干扰与写入裕度的折中，支持低电压操作。
ISSCC 2010Session 19Memory32nm High-κ Metal Gate
该论文提出了一种采用32nm高k金属栅极工艺的SRAM，通过自适应动态稳定性增强技术，解决了工艺缩放导致的位单元设计余量缩小问题，实现了低电压操作下的性能与功耗平衡。
▸提出自适应动态稳定性增强电路，根据工艺变化动态调整辅助偏置，改善读写余量。
▸在32nm高k金属栅极工艺中实现低电压SRAM操作，满足严格的功耗约束。
ISSCC 2010Session 19Memory45nm SOI
本文为POWER7处理器设计了一个32kB的L1数据缓存，采用45nm SOI工艺，支持两周期内同时进行两个独立读和一个写操作。通过将缓存组织成四个8kB的bank，满足了乱序和多线程计算对高并行性多端口存储的需求。
▸实现了2R/1W（两读一写）的多端口L1数据缓存架构，支持高并行访问。
▸采用45nm SOI工艺和bank组织方式，在保证速度的同时提高了存储密度。
ISSCC 2010Session 19Memory45nm SOI
该论文介绍了在45nm SOI工艺上为POWER7处理器设计的32MB片上L3缓存嵌入式DRAM宏单元，解决了高性能逻辑兼容嵌入式DRAM在微处理器缓存中的应用问题。
▸在45nm SOI工艺上实现了高密度嵌入式DRAM宏单元，用于32MB片上L3缓存。
▸通过逻辑兼容的嵌入式DRAM设计，提升了微处理器缓存的性能与密度。
ISSCC 2010Session 14Memory45nm
论文介绍了一款采用45nm工艺、1Gb容量、1.8V供电的相变存储器。通过单元位置补偿系统、字线补偿和位线补偿技术，有效减少了寄生效应，实现了稳定的编程操作。
▸提出单元位置补偿系统，通过添加电阻路径使所有存储单元具有相同的等效寄生电阻值。
▸根据行地址设置编程负载电压的位线补偿方法，进一步优化编程精度。
ISSCC 2010Session 14Memory
本文实现了一款90nm工艺的4Mb嵌入式相变存储器（PCM），在1.2V电压下实现了12ns的读取访问时间和1MB/s的写入吞吐量。该设计解决了嵌入式PCM的读写性能与功耗问题，可与嵌入式闪存技术竞争。
▸在90nm工艺下实现了12ns快速读取访问时间，适用于嵌入式应用。
▸采用1.2V低电压操作，平均功耗仅20mA（3.3V电源），实现1MB/s写入吞吐量包括ECC开销。
ISSCC 2010Session 14Memory90nm CMOS
该论文提出了一种在90nm CMOS工艺下工作电压低至0.29V的嵌入式NAND-ROM，适用于超低电压应用如传感器网络和生物医学芯片。通过消除读1噪声和优化电路设计，实现了大容量存储的同时保持低待机电流和窄单元电流分布。
▸首次实现了0.29V超低电压工作的嵌入式NAND-ROM，大幅降低功耗。
▸通过消除读1噪声技术，解决了NAND-ROM在低电压下的读取可靠性问题。
ISSCC 2010Session 14Memory
该论文提出了一种基于电感耦合的4PAM收发器，用于非接触存储卡，实现了每通道2.5Gb/s的数据传输速率。通过去除高电容ESD保护器件，实现了高速低功耗的芯片间无线通信。
▸采用4PAM调制技术，在电感耦合链路中实现每通道2.5Gb/s的高数据率。
▸利用电感耦合实现毫米级距离的非接触通信，适用于非接触存储卡应用。
ISSCC 2010Session 14Memory
论文提出了一种可扩展的屏蔽位线过驱动技术，用于实现1.3V低电压操作的Chain FeRAM，解决了传统FeRAM在低电压下读取速度慢的问题，提升了存储系统的性能。
▸提出屏蔽位线过驱动技术，通过屏蔽位线降低噪声并增强驱动能力，实现低电压操作。
▸该技术具有可扩展性，适用于不同工艺节点和容量规模的Chain FeRAM设计。
ISSCC 2010Session 14Memory0.13µm
本文提出了一种基于导电金属氧化物（CMOx）技术的多层非易失可重写存储器，在0.13µm工艺上实现了64Mb容量，旨在替代NAND Flash。通过多层堆叠提高存储密度，解决了传统闪存缩放困难的问题。
▸采用导电金属氧化物（CMOx）电阻存储单元，支持多层物理层堆叠，显著提高存储密度。
▸实现了非易失、可重写的多层存储器，克服了早期非可重写材料的限制。
ISSCC 2010Session 14Memory
本文提出了一种64Mb MRAM，采用钳位参考和适当参考方案，通过电流镜和复制存储单元生成稳定的参考电压，解决了MRAM读取过程中参考电压波动和可靠性问题。
▸提出钳位参考系统，利用电流镜和复制存储单元生成稳定的钳位电压，优化读取电流。
▸提出适当参考方案，进一步提高读取裕度和可靠性。
ISSCC 2010Session 14Memory0.13µm CMOS
本文针对STT-MRAM存在的破坏性读取和高功耗写入问题，提出了负电阻读取方案（NRRS）和负电阻写入方案（NRWS）。NRRS通过设计保证非破坏性读取，NRWS则平均降低写入功耗。
▸提出负电阻读取方案（NRRS），通过电路设计从根本上避免器件变化导致的破坏性读取。
▸提出负电阻写入方案（NRWS），能够平均降低写入功耗。
ISSCC 2009Session 7Memory70nm CMOS
本文提出一种低Vt门控前置放大器（LGA）与高Vt读出放大器并联的传感方案，实现了亚1V千兆位DRAM阵列的快速传感、快速本地I/O驱动和低泄漏操作。在70nm 128Mb DRAM核心上验证，在0.9V阵列电压下获得16.4ns行访问和14.3ns读取访问。
▸提出低Vt门控前置放大器（LGA）与高Vt读出放大器并联结构，同时实现快速传感和低泄漏。
▸通过降低MOSFET阈值电压变化和读出放大器失调电压，提升低电压下的传感裕度。
ISSCC 2009Session 7Memory
本文提出了一种用于GDDR3 DRAM的双模相位与延迟锁定环（PLL/DLL），通过电源噪声管理技术，在未稳压电源下实现低抖动和宽工作范围。该设计在1.6V电压下达到3.3Gb/s的数据速率，解决了高速DRAM中DLL对电源噪声敏感的问题。
▸提出双模相位与延迟锁定环，结合PLL和DLL的优点，适应宽频率和电压范围。
▸采用电源噪声管理技术，允许使用未稳压电源，降低系统成本并提高抖动性能。
ISSCC 2009Session 7Memory
本文提出了一种用于DRAM接口的伪差分信号技术，通过共模噪声抑制方法无需参考信号，实现了6Gb/s/pin的数据传输速率。该技术解决了差分信号引脚数多和单端信号噪声大的问题，在保持高数据率的同时降低了I/O引脚成本。
▸提出伪差分信号技术，无需参考信号，减少引脚数。
▸采用共模噪声抑制技术，提升信号完整性。
ISSCC 2009Session 7Memory
该论文针对第五代图形DDR的高带宽需求，提出了一种单端收发器设计技术，实现了5.33Gb/s的数据传输速率。通过克服单端信令在高速下的信号完整性挑战，该技术使得低引脚数单端接口能够达到以往只有差分对才能实现的速率。
▸提出了适用于5.33Gb/s单端信号传输的收发器电路架构，解决了高速率下的噪声和串扰问题。
▸采用了阻抗匹配和均衡技术，改善了单端通道的带宽和信号质量。
ISSCC 2009Session 7Memory75nm CMOS
本文提出了一款采用75nm工艺的1Gb GDDR5图形内存器件，实现了7Gb/s/pin的数据传输速率。通过引入多种带宽改进技术，解决了高带宽和高密度内存需求之间的矛盾。
▸采用75nm工艺实现1Gb高密度GDDR5内存，达到7Gb/s/pin的业界领先速率
▸引入了多种带宽改进技术，包括高速I/O电路和信号完整性优化，以支持7Gb/s速率
ISSCC 2009Session 7Memory
该论文提出了一种用于移动DRAM的实时功耗切断方案和可控中继器技术，实现了1.35V供电下4.3GB/s带宽的1Gb LPDDR2 DRAM，解决了高速数据传输与低功耗需求之间的矛盾。
▸提出实时功耗切断方案，无需特殊模式即可在运行中动态降低功耗。
▸采用全局数据线可控中继器，提升高速信号完整性同时减少功耗。
ISSCC 2009Session 7Memory
该论文提出了一种采用硅通孔（TSV）技术的8Gb 3D DDR3 DRAM，通过垂直堆叠多个DRAM芯片并使用TSV实现高密度互连，解决了传统平面DRAM在带宽、功耗和尺寸方面的瓶颈问题。
▸首次在DDR3 DRAM中应用TSV技术实现3D堆叠，显著提升了存储密度和带宽。
▸通过TSV缩短了芯片间互连距离，降低了功耗并减小了封装尺寸。
ISSCC 2009Session 7Memory56nm CMOS
本文提出了一种采用混合I/O感测放大器和分段子阵列架构的4Gb DDR3 SDRAM，在56nm工艺下实现了1.6Gb/s的数据速率，解决了高带宽需求下内存容量和功耗受限的问题。
▸提出混合I/O感测放大器（Hybrid-I/O Sense Amplifier），在保持高速读取的同时降低功耗和面积。
▸采用分段子阵列架构（Segmented SubArray Architecture），减少位线长度和延迟，提升数据带宽和能效。
ISSCC 2009Session 27Memory
该论文提出了一款128Mb链式铁电存储器(Chain FeRAM)，采用可扩展的八位线(Octal Bitline)和传感方案，实现了1.6GB/s的DDR2接口速率，旨在替代传统DRAM。通过创新的位线和链式架构，解决了FeRAM在容量和速度上的局限性。
▸提出可扩展的八位线(Octal Bitline)架构，提高了FeRAM的密度和读写速度。
▸采用链式FeRAM(Chain FeRAM)结构，优化了单元布局和信号路径，降低了寄生效应。
ISSCC 2009Session 27Memory90nm
该论文提出了一款90nm工艺下12ns访问时间的32Mb 2T1MTJ MRAM，通过改进单元占用率和局部电流沉电路解决了远距离写入电流衰减问题。
▸采用2T1MTJ单元结构提高单元占用率
▸在子阵列间布置局部电流沉电路以减少寄生电阻影响
ISSCC 2009Session 27Memory45nm SOI
本文提出了一种基于浮体Z-RAM®存储单元的4Mb嵌入式存储器宏，在45nm SOI工艺下实现了2ns的读取延迟，解决了传统嵌入式存储器密度与速度之间的矛盾。
▸采用单晶体管浮体Z-RAM®单元替代传统6T SRAM单元，显著提高存储密度。
▸通过优化读取路径和时序控制，在45nm SOI工艺下实现了2ns的读取延迟，达到与SRAM相当的性能。
ISSCC 2009Session 27Memory40nm CMOS
这篇论文提出了一种在40nm CMOS工艺下采用双电源供电的SRAM，通过通道面积节省实现了0.179µm2的小单元面积（比趋势小10%）。为解决小通道面积单元的稳定性问题，采用了字线电平控制方案和自适应编程及动态阵列电源控制技术，提高了工作裕度。
▸采用双电源供电的字线电平控制方案，通过自适应编程提高SRAM单元稳定性
▸动态阵列电源控制技术，增加SRAM工作裕度
ISSCC 2009Session 27Memory32nm High-κ Metal-Gate CMOS
该论文提出了一种在32nm高k金属栅CMOS工艺下实现的4.0 GHz 291Mb电压可缩放SRAM设计，集成了功率管理模块，解决了纳米尺度下SRAM在性能提升与漏电降低之间的平衡问题。
▸采用电压可缩放技术，允许SRAM在宽电压范围内动态调整性能与功耗
▸集成片上功率管理单元，实现高效的电压调节和功耗优化
ISSCC 2009Session 13Memory43nm CMOS
本文介绍了一款采用43nm CMOS工艺的64Gb（8GB）4b/cell（QLC）NAND闪存芯片，实现了5.6MB/s的写入速度。该设计通过多比特存储技术大幅提升了存储密度，解决了大容量闪存中密度与性能的平衡问题。
▸首次在43nm工艺节点实现4b/cell（QLC）NAND闪存，每单元存储4比特，显著提高存储密度。
▸通过优化的电路设计和工艺技术，在64Gb容量下达到5.6MB/s的写入速度，兼顾了高密度和合理性能。
ISSCC 2009Session 13Memory
本文提出了一种用于NAND Flash存储器堆叠的电感耦合可编程总线，通过无线接口实现控制器与64个堆叠芯片的随机访问，数据率达2Gb/s，功耗为15pJ/b/chip。该技术利用中继传输和去除静电保护器件，显著降低了功耗和I/O电路面积。
▸采用电感耦合无线接口替代传统有线连接，去除高电容ESD保护器件，功耗降低2倍，I/O电路面积减少40倍。
▸利用绑定线供电和无线数据访问，简化了芯片间互连，减少了绑定线数量。
ISSCC 2009Session 13Memory
论文设计并实现了一款113mm²的32Gb 3位单元（3b/cell）NAND闪存芯片，通过多级存储技术大幅提升了存储密度，解决了高容量闪存芯片的面积效率和成本问题。
▸首次在ISSCC上展示32Gb容量的3b/cell NAND闪存，实现了更高存储密度。
▸通过改进的读取/写入算法和电路设计，克服了3b/cell闪存中电荷分布控制的挑战。
ISSCC 2009Session 13Memory48nm
该论文提出了一款采用48nm工艺的32Gb 8-level (3-bit per cell) NAND闪存芯片，实现了5.5MB/s的编程吞吐量，旨在降低每比特成本并提高存储密度，满足消费电子和固态硬盘等应用需求。
▸采用48nm工艺实现32Gb高密度存储，相比前代工艺显著提升容量。
▸实现8-level cell (3-bit per cell)技术，在相同面积下增加存储密度。
ISSCC 2009Session 13Memory
本文提出一种1.8V供电、能耗仅30nJ的自适应编程电压发生器，用于3D集成NAND Flash SSD。该发生器能在低功耗下产生20V编程电压，解决了传统SSD在低电压下高效产生高压编程电压的难题。
▸提出自适应控制方法，动态调节编程电压，显著降低能耗至30nJ。
▸采用1.8V低电源电压实现20V高压输出，适用于3D集成NAND Flash SSD。
ISSCC 2009Session 13Memory34nm CMOS
本文介绍了采用34nm CMOS工艺实现的172mm²、32Gb多级单元(MLC)NAND闪存。该设计在保持较小芯片面积的同时实现了高存储密度，满足了成本敏感型市场对NAND闪存容量的持续增长需求。
▸采用34nm先进工艺实现32Gb MLC NAND闪存，在172mm²面积内达到高密度集成。
▸优化了存储单元结构与编程算法，提升了读写性能与可靠性。
ISSCC 2008Session 23Memory43nm CMOS
该论文介绍了一款采用43nm CMOS工艺制造的16Gb 4-MLC NAND闪存芯片，芯片面积为120mm²。通过4-MLC技术，在保持较小芯片面积的同时实现了高密度存储，解决了大容量NAND闪存芯片的制造难题。
▸采用43nm CMOS工艺实现16Gb容量，芯片面积仅120mm²，单位面积密度高。
▸实现了4-MLC（每单元4比特）存储技术，大幅提升了存储密度。
ISSCC 2008Session 23Memory
本文提出了一种采用双极选择晶体管的多级单元相变存储器（PCM），旨在解决传统存储器在非易失性、随机存取和快速读取性能上的统一问题。通过优化单元结构和编程策略，实现了多级存储能力，提升了存储密度和性能。
▸首次将双极选择晶体管与多级单元（MLC）技术结合，提高了PCM单元的编程可靠性和读取速度。
▸提出了一种新的编程和读取电路方案，支持多级电阻状态精确控制，降低了单元间干扰。
ISSCC 2008Session 23Memory50nm
该论文设计了一款采用50nm工艺的8Gb NAND闪存，通过优化编程电路和DDR接口，实现了100MB/s的编程吞吐量和200MB/s的数据传输速率，满足了SSD、混合硬盘和游戏机等应用对高性能读写的要求。
▸采用50nm工艺实现了8Gb的高密度NAND闪存，在相同芯片面积下大幅提升存储容量。
▸通过改进编程电路和算法，将编程吞吐量提升至100MB/s，显著高于同期产品。
ISSCC 2008Session 23Memory45nm
该论文介绍了一种采用45nm自对准接触工艺的1Gb NOR闪存，通过消除相邻字线浮栅之间的耦合，解决了工艺节点缩小带来的单元效应恶化问题，实现了5MB/s的编程速度。
▸采用自对准接触工艺架构，减小了单元尺寸并提高了闪存单元的可靠性。
▸通过消除相邻字线浮栅之间的耦合，防止了单元阈值电压偏移，保持了感测裕度。
ISSCC 2008Session 23Memory
本文提出了一款4位/单元、8Gb的NROM数据存储存储器，通过增强写入性能来满足数据存储应用的低成本需求。该设计在单元尺寸缩小和每个单元存储更多比特之间取得了平衡，同时保持了足够的写入速度。
▸实现了4位/单元的NROM存储技术，显著提高了存储密度。
▸通过电路或算法优化增强了写入性能，解决了多级存储写入速度慢的问题。