ISSCC 2013Session 17Memory
本文提出了一种自适应带宽PLL，通过动态调整带宽避免电源噪声干扰，以及一种无DFE的快速预充电采样技术，用于超过10Gb/s/pin的图形DRAM接口，有效降低抖动并提高数据采样余量。
▸提出自适应带宽PLL，根据电源噪声频率自动调整带宽，避免噪声引起抖动峰值。
▸采用无DFE的快速预充电采样技术，减少电路复杂度并实现高速数据接收。
ISSCC 2013Session 17Memory22nm CMOS
该论文提出了一种采用薄氧化物器件的DDR发送器，通过时钟羽化压摆率控制实现了1.6Gb/s的数据速率和1.9-7.6V/ns的压摆率范围，同时解决了薄氧化物器件的过压保护问题，显著降低了功耗。
▸使用薄氧化物器件替代厚氧化物器件以降低预驱动器功耗，并通过串联电阻后的晶体管实现过压保护。
▸提出时钟羽化（clock-feathering）技术，实现1.9-7.6V/ns的宽范围压摆率控制。
ISSCC 2013Session 17Memory0.13μm CMOS
本文提出通过将端接电阻提高到4×Z0来降低单端点对点DRAM接口的收发器功耗27%，并采用1-tap和2-tap集成判决反馈均衡器补偿码间干扰和反射，在0.13μm CMOS工艺下实现5Gb/s数据传输，眼图张开度从20%提升至62.5%。
▸将端接电阻提高到4×Z0以降低功耗，同时利用1-tap和2-tap集成判决反馈均衡器（IDFE）分别补偿码间干扰和反射。
▸通过训练模式自动找到反射抽头位置和均衡器系数，无需手动调整。
ISSCC 2013Session 17Memory
该论文提出了一种6.4Gb/s的近地单端收发器，用于双列DIMM内存接口系统，以解决多DIMM多rank配置下信道频率响应恶化的问题。通过近地信令和单端架构，实现了高数据率下的低功耗和低延迟传输。
▸采用近地单端信令技术，降低信号摆幅并减少功耗，同时保持高速率传输。
▸针对双列DIMM内存接口优化收发器设计，改善多rank系统中的信道频率响应和信号完整性。
ISSCC 2013Session 12Memory
该论文提出了一种统一固态存储（USSS）架构，通过反向镜像（RM）、错误降低合成（ERS）、页面RAID和错误掩蔽（EM）四种技术，使NAND闪存的可接受原始误码率（ABER）提升32倍，或有效延长耐用性4.2倍、数据保留时间34倍，以解决大数据应用中高误码率对固态硬盘可靠性的挑战。
▸提出统一固态存储架构，结合NAND闪存和ReRAM，通过四种技术协同提升错误容忍度。
▸引入反向镜像和错误降低合成技术，有效降低原始误码率对系统性能的影响。
ISSCC 2013Session 12Memory40nm
该论文针对1Mb STT-MRAM的写耐久性问题，提出了一种带有线电阻平衡方案的新型写路径设计，以减轻MTJ的电压应力，从而优化循环耐久性，满足替代SRAM/DRAM所需的超过10^12次写入要求。
▸提出线电阻平衡方案，均衡不同位线路径的电阻，减少写电压不均匀性导致的MTJ过应力。
▸设计新的写路径结构，通过优化电流路径降低MTJ退化，提升耐久性至10^12次以上。
ISSCC 2013Session 12Memory45nm
本文提出了一种采用45nm工艺的6b/cell电荷陷阱闪存，通过基于LDPC的纠错码和抗漂移软感测引擎，解决了多比特存储中阈值电压漂移导致的高原始误码率问题。
▸实现了6b/cell的高密度电荷陷阱闪存技术，显著提升存储密度。
▸采用LDPC纠错码，有效纠正因分布漂移引起的高误码率。
ISSCC 2013Session 12Memory
本文提出了一种细丝缩放成形技术和电平验证写入方案，用于提高ReRAM的耐久性，实现了超过10^7次循环的耐久性。该技术解决了ReRAM在嵌入式MCU和SoC应用中需要高耐久性的问题。
▸提出细丝缩放成形技术，通过控制细丝尺寸改善ReRAM的耐久性
▸提出电平验证写入方案，结合验证和写入操作以延长存储器的使用寿命
ISSCC 2013Session 12Memory20nm planar-cell
本文开发了基于20nm完全平面单元工艺的128Gb 3b/cell NAND闪存，解决了高密度存储下的可靠性和性能挑战。该设计实现了在先进工艺节点下每单元存储3位的超高密度，为低成本大容量存储提供了解决方案。
▸首次在20nm平面单元工艺上实现128Gb容量和3b/cell存储，显著提升存储密度
▸开发了针对3b/cell操作的专用控制电路和算法，克服了平面单元在20nm节点下的读取/写入可靠性问题
ISSCC 2013Session 12Memory40nm CMOS
本文提出了一种时间差分敏感放大器，用于嵌入式STT-MRAM在低于80mV位线电压下的读取操作，解决了由低隧穿磁阻比（TMR）导致的小读窗口和读干扰问题。
▸采用时间差分感知技术，利用时间差而非电压差来检测存储状态，克服了低TMR比下的小读窗口问题。
▸实现了低于80mV的位线电压读取，显著降低了读干扰风险，提升了读取可靠性。
ISSCC 2013Session 12Memory
本文提出一种6nW的感应耦合唤醒收发器，用于非接触存储卡，将待机功耗降低500倍。解决了传统存储卡待机功耗高的问题，实现了超低功耗唤醒功能。
▸采用感应耦合通信实现唤醒功能，待机功耗仅6nW，比传统方式降低500倍。
▸设计了超低功耗唤醒收发器架构，适用于非接触存储卡，大幅减少待机功耗。
ISSCC 2013Session 12Memory40nm
该论文提出了一种40nm嵌入式SG-MONOS闪存宏单元，专为汽车应用设计，实现了160MHz的随机读取速度和超过1000万次的编程/擦除循环耐久性，解决了汽车电子对高密度、高速随机访问和高可靠性的需求。
▸采用SG-MONOS（分离栅金属-氧化物-氮化物-氧化物-硅）技术，在40nm节点实现高可靠性和高耐久性。
▸实现了160MHz的随机读取速度，满足汽车代码执行的高速要求。
ISSCC 2013Session 12Memory24nm
该论文实现了一款32Gb ReRAM存储器件，采用2层堆叠架构和24nm工艺，芯片面积为130.7mm²，解决了高密度非易失性存储器的容量和集成度问题。
▸首次在24nm工艺下实现32Gb容量的ReRAM器件
▸采用2层堆叠（2-layer）架构以提升存储密度
ISSCC 2013Session 11Memory
该论文提出了一种可扩展的eTextiles体域网收发器，支持远程供电传感器和双向数据通信，解决了传统体域网高路径损耗和远程供电效率低的问题。
▸提出基于eTextiles的体域网收发器架构，实现远程供电与双向数据通信一体化。
▸采用低功耗设计技术，在2.9mW功耗下实现1Mb/s数据率，支持可扩展性。
ISSCC 2013Session 11Memory
该论文提出了一种具有通用片上参考的反向应答器阵列，用于无电池无线移动传感器网络。通过反向散射通信和片上参考，实现了旋转轴上传感器数据的无线传输，解决了传统有线连接的可靠性和维护问题。
▸提出反向应答器阵列结构，实现无需电池的无线通信。
▸采用通用片上参考，提高多个传感器节点的同步性和可靠性。
ISSCC 2013Session 11Memory
本文提出了一种用于毫米范围板间通信的单相脉冲调制电感耦合收发器，实现了Gb/s数据速率和3.9pJ/b的能效。通过注入锁定技术将自由运行频率锁定到时钟频率，降低了硬件要求并实现了低能耗。
▸提出单相脉冲调制方案，简化收发器硬件并降低功耗
▸采用电感耦合实现毫米距离板间通信，适用于紧凑型便携设备
ISSCC 2013Session 11Memory
本文提出了一种用于印刷电路板间非接触互连的垂直定向耦合器，实现了毫米级间隙的高速数据传输，并成功应用于液晶显示器驱动板。该设计通过充分利用垂直定向耦合器的特性，在单个耦合器中实现了两个信号端口，解决了传统连接器体积大、速度受限的问题。
▸提出了一种基于垂直定向耦合器的新型非接触互连结构，实现了5mm x 2.25mm的小尺寸和0.15mm的薄型设计。
▸通过优化耦合器特性，在单个耦合器中集成了两个信号端口，提高了信号传输效率。
ISSCC 2013Session 11Memory
该论文研究了利用纳米机械谐振器实现微波放大，通过聚焦离子束切割制造铝梁谐振器，间隙小至10nm，旨在替代石英器件并集成到IC技术中。
▸采用聚焦离子束（FIB）切割技术制造铝梁谐振器，实现10nm间隙，有望通过氦离子束进一步改进。
▸将纳米机电系统（NEMS）应用于微波放大，为集成振荡器提供新方案。
ISSCC 2013Session 11Memory
本文提出了一种基于晶圆级封装XTAL/BAW谐振器的多功能时序微系统，实现了亚微瓦功耗的实时时钟（RTC）模式和可编程高频输出。通过开关电阻组实现电流-频率转换，扩展了振荡器调谐范围并线性化频率特性，频率可在1-50MHz连续调节。
▸采用晶圆级封装（WLP）技术集成XTAL/BAW谐振器，兼顾低功耗RTC与高频可编程输出。
▸通过开关电阻组线性化频率-电流特性，结合多路复用1x/3x/9x输出实现宽范围连续调频。
ISSCC 2013Session 11Memory90nm MTJ/MOS
该论文提出了一种基于MTJ/MOS混合技术的非易失性逻辑-内存（NV-LIM）阵列处理器，通过循环电源门控技术实现了75%的漏电减少，解决了传统CMOS VLSI处理器的功耗瓶颈问题。
▸采用MTJ器件分布集成在CMOS逻辑电路平面上的非易失性逻辑-内存架构，实现常态关断与即时启动功能。
▸提出基于周期的电源门控（Cycle-Based Power Gating）技术，显著降低静态漏电功耗。
ISSCC 2013Session 11Memory0.13µm CMOS
该论文提出了一种基于铁电电容的非易失性D触发器（NVDFF），能够在频繁断电时保持电路状态，适用于能量采集和常关系统。通过嵌入式铁电电容实现数据鲁棒感知，避免了竞争问题，并实现了3.4pJ的低能耗。
▸设计了一种嵌入式铁电电容的非易失性D触发器，实现数据鲁棒感知并避免竞争。
▸实现了3.4pJ的低能耗操作，适用于能量采集和常关系统。
ISSCC 2012Session 25Memory19nm
该论文提出了一种采用19nm工艺的128Gb 3b/Cell NAND闪存，通过工艺微缩和电路技术创新，实现了18MB/s的写速率和400Mb/s的Toggle模式接口，显著提高了存储密度和读写性能。
▸采用19nm先进工艺实现3b/Cell（TLC）NAND闪存，大幅提升存储密度。
▸通过优化读写电路和接口设计，实现18MB/s的高写速率和400Mb/s的Toggle模式高速接口。
ISSCC 2012Session 25Memory65nm CMOS
该论文提出了一种在65nm CMOS工艺中实现的0.5V 4Mb嵌入式电阻式RAM（ReRAM），解决了低电压下传统非易失性存储器因电荷泵电路写电压不足和缺乏低电压电流模式读出放大器而导致的读取裕度、速度和电压余量问题。
▸提出了一种低电压电流模式读出放大器（CSA），能够在0.5V VDD下克服读取裕度不足和速度下降的问题。
▸实现了与逻辑工艺兼容的嵌入式ReRAM，适用于能量采集供电设备和生物医学应用等低功耗场景。
ISSCC 2012Session 25Memory
本文提出了一款8Mb多层交叉点ReRAM宏单元，通过64位并行写入和17.2ns周期实现了443MB/s的写入吞吐量，解决了非易失性存储器在低电压下快速写入的需求，超越了闪存性能。
▸采用多层交叉点结构，提高了存储密度和写入并行性。
▸实现了64位并行写入，在17.2ns周期内达到443MB/s的高写入吞吐量。
ISSCC 2012Session 25MemorySub-20nm
该论文介绍了一款采用20nm以下工艺的64Gb MLC NAND闪存，支持533Mb/s的DDR接口，解决了高密度存储与高速数据传输之间的矛盾。通过改进的电路设计和工艺技术，实现了大容量与高性能的平衡。
▸采用20nm以下工艺实现64Gb MLC NAND闪存，显著提升了存储密度。
▸集成533Mb/s DDR接口，支持高速数据传输，满足移动应用需求。
ISSCC 2012Session 25Memory65nm
本文提出一种位线电容抵消感测方案，用于提高嵌入式非易失性存储器的读取速度，解决了汽车微控制器中存储器读取延迟瓶颈。该方案在65nm工艺下实现了11ns的读取延迟和2.9GB/s的最大读取吞吐量。
▸提出位线电容抵消感测技术，通过消除位线寄生电容的影响来加速读取操作。
▸实现了11ns的读取延迟，显著提升嵌入式非易失性存储器的读取性能。
ISSCC 2012Session 25Memory
本文针对多通道SSD控制器中需要高吞吐量纠错码（ECC）的问题，提出了一种多线程BCH编码器和解码器架构，实现了Gb/s级别的数据传输速率，解决了传统BCH解码器难以同时满足高吞吐量和强纠错能力的难题。
▸提出了多线程BCH编码器和解码器架构，支持多通道并行处理，显著提升吞吐量。
▸通过优化算法和硬件实现，在保持强纠错能力的同时达到Gb/s级别的数据处理速率。
ISSCC 2012Session 25Memory
本文提出了一种用于固态硬盘（SSD）的高可靠性技术，包括错误预测LDPC纠错码（ECC）和错误恢复方案。错误预测LDPC ECC可将SSD寿命延长超过10倍，而错误恢复方案能分别降低编程干扰错误率74%和数据保持错误率56%，有效解决了亚20nm闪存中浮栅耦合导致的可靠性问题。
▸提出错误预测LDPC ECC架构，通过预测错误模式实现超过10倍的SSD寿命延长。
▸设计错误恢复方案，通过降低编程干扰和数据保持错误率（分别减少74%和56%）来提升可靠性。
ISSCC 2012Session 25Memory19nm
本文介绍了一款采用19nm工艺、芯片面积112.8mm²、容量为64Gb的多级闪存芯片。该芯片通过1.8V Toggle Mode接口实现了400Mb/s/pin的数据传输速率，解决了大容量NAND闪存的高速度读写需求。
▸采用19nm工艺实现64Gb多级闪存，大幅提升存储密度
▸引入1.8V Toggle Mode接口，达到400Mb/s/pin的高速数据传输
ISSCC 2012Session 2Memory
本文提出一种非接触式内存模块，采用能量均衡的耦合传输线技术，用于多分支总线系统，解决了传统多分支总线中因反射导致的性能退化问题，实现了7Gb/s/link的数据传输速率。
▸提出非接触式内存模块，避免物理接触引起的信号反射，改善多分支总线性能。
▸利用能量均衡的耦合传输线设计，实现多分支总线系统的高效信号传输。
ISSCC 2012Session 2Memory
本文提出了一种单线双频带（基带+射频）同时双向移动内存I/O接口，在单根传输线上实现8Gb/s/pin的数据速率和4pJ/b/pin的能效，解决了移动设备对高带宽和低功耗的需求。
▸采用单线双频带（基带+射频）同时双向传输架构，无需额外线路即可实现双向通信，提升带宽利用率。
▸通过优化电路和信号处理技术，实现了4pJ/b/pin的超低功耗，满足移动设备能效要求。
ISSCC 2012Session 2Memory
本文提出了一种基于DLL的数据自对齐器，用于通过硅通孔（TSV）接口，在283.2µW功耗下实现800Mb/s/pin的数据传输速率，解决了TSV接口中因工艺变化导致的数据时序偏差问题。
▸采用DLL（延迟锁定环）结构实现数据自对齐，无需额外校准电路，降低了功耗和面积。
▸针对TSV接口的工艺变化，设计了低功耗、高精度的延迟控制方案，在283.2µW功耗下达到800Mb/s/pin速率。
ISSCC 2012Session 2Memory20nm
该论文采用20nm工艺实现了一款8Gb相变随机存取存储器（PRAM），在1.8V供电电压下实现了40MB/s的编程带宽，解决了高密度非易失存储器的速度瓶颈问题。
▸首次在20nm节点实现8Gb PRAM，大幅提升了存储密度。
▸通过电路和架构优化，实现了40MB/s的高编程带宽，显著改善了写入性能。
ISSCC 2012Session 2Memory30nm
该论文提出了一款采用30nm工艺的1.2V 4Gb LPDDR3 SDRAM，实现了1.6Gb/s/pin的数据速率。通过输入偏斜校准和增强控制方案，解决了移动DRAM在高性能需求下的功耗与速度平衡问题。
▸提出输入偏斜校准技术，补偿信号传输中的时序偏差，提升数据眼图裕度。
▸采用增强控制方案，优化读写操作时序，降低功耗并提高带宽利用率。
ISSCC 2012Session 2Memory38nm CMOS
该论文提出了一种采用38nm工艺的1.2V 2Gb DDR4 SDRAM，通过引入Bank Group架构、内部参考电压电平(IVREF)和预加重技术，实现了2.4Gb/s/pin的高带宽数据速率，同时保持了低功耗特性，解决了传统工作频率范围受限的问题。
▸采用Bank Group架构，通过分组管理存储阵列，提高了并行访问效率和数据带宽。
▸引入内部参考电压电平(IVREF)技术，优化了信号判决精度，降低了噪声影响。
ISSCC 2012Session 2Memory30nm
该论文提出了一款采用30nm工艺、1.2V供电的4Gb DDR4 SDRAM，实现了3.2Gb/s/pin的数据速率。通过双错误检测和PVT容忍的数据获取方案，解决了高速数据传输中的可靠性和时序问题。
▸提出双错误检测机制，提高了数据传输的可靠性。
▸设计PVT容忍的数据获取方案，确保在不同工艺、电压和温度条件下的稳定性能。
ISSCC 2012Session 13Memory28nm CMOS
该论文提出了一种采用时间共享方案的28nm双端口SRAM，通过规避读干扰实现了360ps的访问时间，解决了高速图像处理中2P-SRAM的读干扰问题。
▸提出时间共享方案，在单时钟周期内分时操作读端口和写端口，有效规避读干扰。
▸在28nm工艺下实现了360ps的快速访问时间，满足<1ns的图像处理需求。
ISSCC 2012Session 13Memory22nm CMOS
本文提出了一种电容耦合字线升压与自感应VCC塌陷技术，用于降低22nm 8T SRAM的写操作最小电压（VMIN），解决了工艺变化导致的写操作困难问题。通过该技术，有效提升了SRAM在宽电压范围内的写可靠性。
▸采用电容耦合方式实现字线升压，增强写驱动能力而不增加额外功耗。
▸利用自感应VCC塌陷机制，动态降低写操作期间存储单元的供电电压，进一步降低写VMIN。
ISSCC 2012Session 13Memory
该论文提出了一种基于载流子注入方案的6T SRAM，能够精确定位并修复故障，实现了读取速度提升57%和读取功耗降低31%。主要解决了随机变化导致的电压缩放操作裕度下降问题，特别是半选择干扰问题。
▸提出载流子注入方案，可精确定位并修复SRAM中的故障单元。
▸通过该方案实现了57%的读取速度提升和31%的读取功耗降低。
ISSCC 2012Session 13Memory22nm Tri-Gate CMOS
本文在22nm三栅极CMOS工艺上实现了4.6GHz、162Mb的高性能SRAM设计。通过集成主动VMIN增强辅助电路，解决了由随机和系统器件变化引起的低电压性能下降问题，显著降低了SRAM的最小工作电压。
▸首次在22nm三栅极工艺中集成主动VMIN增强辅助电路，有效提升低电压下SRAM的稳定性。
▸利用三栅极结构改善短沟道效应和亚阈值斜率，实现37%的器件性能提升，同时保持高密度集成。
ISSCC 2011Session 14Memory28nm CMOS
本文提出一种28nm高密度6T SRAM，通过优化外围辅助电路（包括写辅助和读辅助），实现了在低至0.6V电源电压下的可靠工作，解决了工艺缩放导致的低电压SRAM稳定性问题。
▸优化了外围辅助电路设计，包括写辅助和读辅助电路，提升了低电压下SRAM的读写稳定性。
▸在28nm工艺中实现了高密度6T SRAM单元与辅助电路的协同设计，支持0.6V超低压操作。
ISSCC 2011Session 14Memory32nm SOI
本文介绍了一款在32nm SOI工艺上实现的8MB三级缓存，用于高性能多核处理器。通过采用ColumnSelect Aliasing技术，优化了缓存密度、产量和测试时间，同时降低了功耗。
▸提出ColumnSelect Aliasing技术，有效提高缓存密度和良率。
▸采用多种电路技术降低功耗，满足性能功耗比目标。
ISSCC 2011Session 14Memory
本文针对多端口寄存器文件面积随端口数量平方增长的问题，提出一种4读2写寄存器文件，采用双泵写入操作，在2.3GHz wire-speed POWER处理器中实现高带宽。通过减少物理写端口数量，有效降低了面积开销。
▸采用双泵写入操作，在单个时钟周期内完成两次写操作，从而减少物理写端口数量，降低寄存器文件面积。
▸优化电路设计，支持4读2写操作，满足高频处理器多端口需求。
ISSCC 2011Session 14Memory32nm High-k Metal-Gate SOI
本文在32nm高k金属栅极SOI工艺上实现了一款64Mb SRAM宏单元，位单元面积仅0.154µm²，相比45nm设计缩小2倍。通过稳定性、写入能力和读取能力的优化，实现了0.7V的低压工作。
▸采用32nm高k金属栅极SOI工艺，实现位单元面积大幅缩小
▸通过稳定性、写入能力和读取能力的增强使SRAM能在0.7V低压下工作
ISSCC 2011Session 11Memory20nm
本文介绍了一款采用20nm工艺的64Gb 3位/单元DDR NAND闪存芯片，实现了7MB/s的写入速度。该芯片满足了市场从2位/单元向3位/单元过渡的需求，解决了高密度存储下的可靠性和性能挑战。
▸首次在20nm节点实现3位/单元NAND闪存，通过工艺优化和电路设计克服了单元间干扰和可靠性问题。
▸采用DDR接口提升数据吞吐率，在64Gb容量下达到7MB/s的写入速度。
ISSCC 2011Session 11Memory
A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/s Read-Throughput and 216MB/s Program-Throughput
该论文提出了一款4Mb导电桥电阻存储器（CBRAM），通过创新的电路和架构设计实现了2.3GB/s的读吞吐量和216MB/s的写吞吐量，解决了非易失性存储器在高性能存储和访问中的数据速率瓶颈问题。
▸采用导电桥存储单元技术实现低电压、高速和良好的可扩展性。
▸通过优化的存储阵列和读写路径设计，实现了超过2GB/s的读吞吐量。
ISSCC 2011Session 11Memory0.13µm CMOS
本文提出了一种在0.13µm CMOS工艺中实现的1Mb低电压铁电存储器（FeRAM），采用时间数字转换（TDS）传感技术来扩大工作裕度，解决了FeRAM在先进工艺节点下位电荷减少和晶体管操作裕度不足的问题。该设计适用于低功耗便携设备如植入式医疗器件。
▸采用时间数字转换（TDS）传感技术替代传统电压传感，在低电压下显著提升读取裕度和可靠性。
▸在0.13µm CMOS工艺中实现了1Mb容量的FeRAM，工作电压可低至1.0V以下，降低了访问能量。
ISSCC 2011Session 11Memory
本文提出了一种基于电流采样的容忍偏移读出放大器，用于亚100nA单元电流的非易失性存储器。通过AC耦合实现电流比放大，有效解决了低电流下读出放大器的偏移问题，提高了读操作可靠性。
▸提出电流采样读出放大器架构，利用电流采样和AC耦合实现电流比放大，降低偏移影响。
▸通过相操作（phase-1采样，phase-2评估）实现动态放大，适用于超低单元电流场景。
ISSCC 2011Session 11Memory
该论文提出了一种智能固态硬盘（SSD）设计，采用不对称编码和条纹模式消除技术，能够将存储错误率降低95%，同时功耗降低43%。针对NAND闪存随尺寸缩小而出现的干扰和程序扰动问题，通过编码和模式优化提升可靠性。
▸创新点1：提出不对称编码技术，针对不同存储错误类型差异化编码，降低错误率。
▸创新点2：采用条纹模式消除方法，减少数据模式相关的干扰，进一步降低功耗。
ISSCC 2011Session 11Memory26nm CMOS
论文提出了一种采用Vth裕度扩展方案的32Gb MLC NAND闪存，在26nm CMOS工艺上实现，解决了高密度NAND闪存中阈值电压分布裕度不足的问题，提高了数据可靠性。
▸提出了Vth裕度扩展方案，通过优化编程和读取算法增大了MLC存储单元的阈值电压窗口。
▸在26nm CMOS工艺上实现了32Gb的高密度集成，降低了成本。