ISSCC 2017Session 23Memory
本文提出了一款8Gb容量、每引脚12Gb/s速率的GDDR5X DRAM，旨在以低成本实现高带宽性能。该设计解决了GDDR5在高性能应用中的带宽瓶颈问题，通过优化接口和电路实现了更高的数据传输速率。
▸采用改进的I/O接口技术实现12Gb/s/pin的数据速率，显著提升带宽。
▸通过工艺和电路优化降低功耗，同时保持成本效益适合大规模应用。
ISSCC 2017Session 12MemoryGlobalfoundries工艺（具体节点未明确）
本文提出了一种采用两阶段预充电匹配线感测和电源网格预条件技术的TCAM设计，实现了Gsearch/s的搜索速度和2Mb/mm²的密度，同时降低了Ldi/dt电源噪声。解决了传统TCAM在高速搜索时面临的功耗和噪声问题。
▸提出两阶段预充电匹配线感测技术，通过分阶段预充电降低峰值电流和功耗。
▸采用电源网格预条件技术，有效抑制Ldi/dt电源噪声，提升电源完整性。
ISSCC 2017Session 12Memory10nm
本文提出了一种用于移动应用的10nm SRAM架构，通过动态时钟发生器直接触发内部时钟，仅需一个门延迟，并消除了电平转换需求，从而在低电压下实现低功耗和高性能。
▸采用动态时钟发生器，从CLK输入到字线仅有一个门延迟，大幅提升速度。
▸所有关键路径电路使用VDDM域，无需电平转换，降低功耗并简化设计。
ISSCC 2017Session 12Memory7nm FinFET
该论文提出了一款采用极紫外（EUV）光刻技术制造的7nm FinFET SRAM宏单元，并针对外围电路修复进行了分析。通过使用EUV减少光刻步骤数量，提升了工艺效率。
▸首次在7nm FinFET SRAM宏中应用EUV光刻技术，减少传统多重图案化步骤。
▸针对SRAM外围电路实现了修复分析，提升良率。
ISSCC 2017Session 12Memory7nm FinFET
本文针对7nm FinFET工艺下随机Vt变化和布线电阻电容增加导致的SRAM写操作难度问题，提出了一种写辅助电路以降低最小工作电压（Vmin）。通过采用高k金属栅极FinFET技术，实现了256Mb SRAM的低Vmin应用，适用于电池供电移动设备。
▸提出适用于7nm FinFET工艺的写辅助电路，有效降低SRAM的写入最小工作电压（Vmin）。
▸在高k金属栅极FinFET技术中集成256Mb SRAM，同时满足面积缩放和低功耗需求。
ISSCC 2017Session 11Memory
本文提出了一款512Gb、3b/cell（TLC）的64层堆叠字线3D V-NAND闪存芯片，通过垂直堆叠技术大幅提升了存储密度和容量，解决了传统平面NAND闪存面临的缩放极限问题。
▸实现了64层字线堆叠的3D V-NAND结构，相比前代产品显著增加了存储密度。
▸采用3b/cell（TLC）技术，在保持可靠性的同时提高了单位存储容量。
ISSCC 2017Session 11Memory10nm
该论文提出了一种在10nm工艺下实现的32Kb低压逻辑兼容反熔丝一次性可编程存储器，采用NMOS作为反熔丝元件和选择晶体管，并利用防篡改传感方案来提高安全性。该设计解决了先进工艺中逻辑兼容OTP的需求，适用于SRAM修复和安全信息存储。
▸采用10nm逻辑兼容工艺实现低压反熔丝OTP，使用NMOS同时作为反熔丝元件和选择晶体管，简化了单元结构。
▸提出防篡改传感方案，增强存储器的安全性，防止未授权读取或篡改。
ISSCC 2017Session 11Memory
该论文提出了一种用于毫米级高温传感器节点的1Mb嵌入式NOR闪存，实现了39μW的超低编程功耗。该设计解决了在极端环境（如油井勘探）下传感器节点对紧凑、非易失、低功耗数据存储的需求。
▸提出了一种低功耗编程方案，使NOR闪存编程功耗降低至39μW，适用于能量受限的微型传感器节点。
▸针对高温环境（150°C）进行了优化设计，保证了数据保持可靠性和稳定性。
ISSCC 2017Session 11Memory
该论文实现了一款采用64字线层BiCS技术的512Gb 3b/cell闪存，解决了大容量高密度非易失性存储的需求，提升了存储密度和容量。
▸创新点1：采用64字线层的BiCS（位成本缩放）3D NAND技术，显著提高存储密度和容量。
▸创新点2：实现3b/cell（三层单元）存储，每单元存储3比特，进一步增大存储容量。
ISSCC 2016Session 7Memory
该论文介绍了一款768Gb、3b/cell的3D浮栅NAND闪存芯片，通过创新的3D浮栅单元结构和电路设计，解决了高密度存储中的可靠性和性能问题。
▸采用3D浮栅单元结构，实现了768Gb的高密度存储。
▸通过3b/cell（TLC）技术，在3D NAND中实现了更高的存储密度和成本效益。
ISSCC 2016Session 7Memory90nm CMOS
该论文提出了一种用于汽车应用的90nm嵌入式1T-MONOS闪存宏，通过优化存储单元和电路设计，实现了0.07mJ/8kB的重写能量和超过1亿次的耐久性，解决了汽车MCU对高可靠性和低功耗非易失存储的需求。
▸采用1T-MONOS存储单元结构，在90nm工艺下实现了高耐久性和低功耗重写操作。
▸通过优化编程/擦除算法和电路设计，将8kB重写能量降低至0.07mJ，同时保持超过1亿次的耐久性。
ISSCC 2016Session 7Memory14nm
该论文介绍了一款在14nm工艺下制造的128Gb 2b/cell NAND闪存芯片，实现了640μs的编程时间和800MB/s的I/O速率。通过先进的工艺和电路设计，解决了高密度存储与高速读写之间的矛盾。
▸采用14nm工艺制造2b/cell NAND闪存，实现高密度存储
▸优化编程算法和I/O电路，达到640μs编程时间和800MB/s的I/O速率
ISSCC 2016Session 7Memory
该论文提出了一种基于ReRAM的256位字长TCAM，实现了1纳秒的搜索时间，并在字长-能量效率-密度乘积上取得了14倍的提升，解决了传统SRAM基TCAM在面积、搜索能耗和待机功耗方面的瓶颈。
▸采用ReRAM单元实现非易失性TCAM，显著减小单元面积并降低搜索能耗。
▸通过优化电路设计实现1ns的快速搜索时间，同时保持低功耗。
ISSCC 2016Session 7Memory
该论文提出了一种电阻漂移补偿（RDC）方案，用于降低多级单元相变存储器（MLC PCM）的原始误码率。实验结果表明，该方案可将原始误码率降低超过100倍，适用于存储级内存应用。
▸提出了一种电阻漂移补偿（RDC）技术，通过特定脉冲操作补偿PCM单元的电阻漂移，显著提升MLC PCM的读可靠性。
▸结合增量步进脉冲编程（ISPP）和RESET操作，实现对六种不同电阻级别的高精度编程和漂移补偿。
ISSCC 2016Session 7Memory
本文提出了一款4Mb的STT-MRAM缓存，通过内存访问感知的功耗优化技术以及写验证写/读修改写方案，解决了传统易失性存储器在填补CPU缓存与主存、主存与存储之间的性能差距时功耗过大的问题。
▸提出了内存访问感知的功耗优化技术，根据不同的访问模式动态调整缓存功耗，降低整体能耗。
▸引入了写验证写（Write-Verify-Write）和读修改写（Read-Modify-Write）方案，在提高写入可靠性的同时进一步减少功耗。
ISSCC 2016Session 7Memory
这篇论文介绍了一款256Gb容量、基于48层堆叠字线（WL）的3位/单元（3b/cell）V-NAND闪存。它解决了对大容量、低成本非易失性存储的需求，通过垂直堆叠技术实现了高密度存储并降低了每比特成本。
▸采用48层堆叠字线结构，相比之前的24层实现了更高存储密度。
▸实现3位/单元（TLC）操作，在垂直堆叠的NAND串中保持可靠性与性能。
ISSCC 2016Session 18Memory
该论文提出了一种1.1V供电、68.2GB/s带宽的8Gb Wide-IO2 DRAM，并引入了非接触式微凸点I/O测试方案以解决传统测试中的接触问题。该设计旨在满足物联网时代对高性能、低功耗移动DRAM的需求。
▸提出非接触式微凸点I/O测试方案，避免了物理接触带来的测试良率和成本问题。
▸实现1.1V低电压下68.2GB/s的高带宽传输，适用于移动设备。
ISSCC 2016Session 18Memory
本文提出了一款1.2V 64Gb 8通道256GB/s的HBM DRAM，采用外围基底芯片架构和小摆幅技术以应对重负载接口，解决了高性能计算和服务器市场中对高带宽和灵活容量配置的需求。
▸采用外围基底芯片架构，将外围电路集成在基底芯片上，提高了设计灵活性和信号完整性。
▸提出小摆幅技术，在重负载接口上降低功耗并提升数据传输速率。
ISSCC 2016Session 18Memory20nm
该论文提出了一款1.2V 20nm工艺的HBM DRAM，实现了307GB/s的高带宽，并引入了晶圆级高速I/O测试方案和考虑温度分布的自适应刷新技术，以满足高性能计算和图形应用对更高带宽DRAM的需求。
▸提出了晶圆级高速I/O测试方案，能够在晶圆阶段进行高速测试，提高测试效率和良率。
▸设计了考虑温度分布的自适应刷新技术，根据芯片内温度差异动态调整刷新间隔，以降低功耗或增强数据保持可靠性。
ISSCC 2016Session 18Memory20nm CMOS
该论文实现了一款采用20nm CMOS工艺的8Gb GDDR5 DRAM，数据速率达到9Gb/s/pin，为当时最高速率的GDDR5 DRAM。为了解决高速运行下的可靠性问题，论文引入了NBTI监测器、均衡和占空比校正的WCK时钟接收器以及CML-to-CMOS转换器等电路技术。
▸集成NBTI监测器，实时监控负偏置温度不稳定性，提升长期可靠性。
▸采用具有均衡和占空比校正模式的WCK时钟接收器，改善高速时钟信号质量。
ISSCC 2016Session 17Memory28nm FDSOI
该论文提出了一种在28nm FDSOI工艺中实现的可重构双端口存储器，集成了错误检测与纠正（EDAC）功能，旨在解决低电压下SRAM因PVT变化导致的传感延迟变化和性能裕度问题。通过可重构架构和EDAC，该设计降低了低电压操作所需的保护带，提升了电压可扩展性。
▸提出可重构双端口SRAM架构，支持灵活配置以满足不同应用需求。
▸集成错误检测与纠正电路，在低电压下有效补偿PVT变化引起的传感延迟变化，减少性能裕度。
ISSCC 2016Session 17Memory
本文提出了一种工作在560mV低电压下的1R1W 8T SRAM阵列，利用小信号传感和电荷共享位线技术解决了传统双端口SRAM的读干扰和写干扰问题，实现了高密度（Mb/mm2）存储。
▸采用小信号传感与电荷共享位线技术，使SRAM能在低至560mV的电压下工作
▸改进的1R1W 8T去耦双端口单元设计，消除了读干扰并支持同时读写操作
ISSCC 2016Session 17Memory10nm FinFET
本文提出了一种在10nm FinFET工艺下实现的128Mb SRAM，通过辅助调整系统优化功耗、性能和面积。该系统解决了先进工艺节点下SRAM最小工作电压（VMIN）因变异性增加而难以降低的问题，平衡了位单元的可写性和稳定性。
▸提出了一种辅助调整系统，动态优化SRAM的功耗、性能和面积，降低VMIN。
▸在10nm FinFET工艺中实现了128Mb高密度SRAM，通过调整技术提升良率和可靠性。
ISSCC 2015Session 7Memory
该论文针对大数据存储需求，提出了快速LDPC、动态VTH优化和自动数据恢复等技术，在不修改TLC NAND闪存的情况下，实现了企业级SSD的6倍快速读取和5倍高可靠性，显著降低读取延迟和误码率。
▸快速LDPC技术将1Xnm TLC NAND闪存SSD的读取延迟降低83%
▸动态VTH优化使NAND闪存误码率降低80%
ISSCC 2015Session 7Memory
该论文提出了一种基于频率提升接口芯片（F-Chip）和低到高迟滞技术的1GB/s 2Tb NAND闪存多芯片封装方案。通过实现ZQ校准和片上终端（ODT）改善了信号完整性，解决了高容量NAND闪存封装中的接口速度和信号质量问题。
▸采用频率提升接口芯片（F-Chip）提高多芯片封装中NAND闪存的数据传输速率至1GB/s。
▸引入低到高迟滞技术，结合ZQ校准和ODT，增强信号完整性并降低功耗。
ISSCC 2015Session 7Memory
该论文提出了一种1Mb嵌入式STT-MRAM，采用物理消除读干扰方案和常关模式，实现了3.3ns的访问时间和71.2μW/MHz的功耗，解决了传统STT-MRAM在读操作中可能出现的干扰问题，并显著降低了功耗。
▸提出物理消除读干扰方案，通过电路设计从根本上避免读操作对存储单元的干扰，提高可靠性。
▸采用常关模式（Normally-Off）降低待机功耗，实现低功耗嵌入式非易失性存储。
ISSCC 2015Session 7Memory
该论文提出了一种用于STT-MRAM的共价键交叉耦合电流模式读出放大器，解决了1T1MTJ单元结构中因MTJ随机变化和低TMR导致的读取速度慢的问题。通过采用共源线结构阵列和新型读出放大器设计，实现了高速、可靠的读取操作。
▸提出共价键交叉耦合电流模式读出放大器，提高了读取速度和对MTJ变化的容忍度。
▸采用1T1MTJ共源线结构阵列，优化了存储单元布局和读取路径。
ISSCC 2015Session 7Memory28nm CMOS
该论文介绍了一款28nm嵌入式SG-MONOS闪存宏，专为汽车电子设计，实现了200MHz读操作和2.0MB/s写吞吐量。解决了在170°C极高结温下可靠运行和高数据完整性的挑战。
▸采用SG-MONOS电荷存储技术，在28nm节点实现高密度嵌入式闪存，同时保持高温可靠性。
▸通过优化读路径和写算法，在高温下达到200MHz随机读取和2.0MB/s持续写入的高性能。
ISSCC 2015Session 7Memory
本文提出了一款128Gb、每单元3比特（3b/cell）的V-NAND闪存芯片，实现了1Gb/s的I/O速率。该芯片通过垂直堆叠技术和3b/cell存储方案，解决了高密度、低成本和高性能存储的需求。
▸采用3b/cell（TLC）的V-NAND架构，在垂直堆叠中实现高密度存储。
▸实现1Gb/s的高I/O速率，提升了闪存的数据传输性能。
ISSCC 2015Session 7Memory15nm CMOS
本文介绍了一款采用15nm CMOS工艺的64Gb MLC NAND闪存，实现了低功耗和高密度存储，以满足移动设备对高吞吐量存储系统的需求。
▸采用15nm工艺实现64Gb MLC NAND闪存，显著提升存储密度。
▸通过低功耗电路设计降低操作功耗，适用于移动应用。
ISSCC 2014Session 19Memory27nm
本文实现了一款16Gb容量的ReRAM芯片，采用27nm工艺，达到了200MB/s的写入速度和1GB/s的读取速度，解决了以往高密度ReRAM阵列读写性能低的问题。
▸在16Gb高密度ReRAM阵列上同时实现了200MB/s写入和1GB/s读取的高性能，突破了密度与性能的权衡。
▸采用27nm先进工艺节点，结合优化的读写路径和架构，实现了高吞吐量。
ISSCC 2014Session 19Memory50nm ReRAM, 2Xnm TLC NAND
该论文针对云数据中心对可靠性、速度和容量的需求，开发了基于RAID-5/6的混合存储系统，结合ReRAM和TLC NAND闪存。通过五种技术（如灵活RRef、自适应非对称编码、验证尝试减少等）分别优化ReRAM和TLC NAND，显著提升了比特错误率、性能、故障率和寿命。
▸将RAID-5/6架构引入混合存储系统，结合ReRAM和TLC NAND闪存，实现云数据中心所需的高可靠性和性能。
▸针对50nm ReRAM提出三项技术（灵活RRef、自适应非对称编码、验证尝试减少），使比特错误率降低69%，性能提升97%。
ISSCC 2014Session 19Memory
该论文提出了一种采用24层字线堆叠的三维128Gb多层单元(MLC)垂直NAND闪存，通过优化工艺和设计实现了50MB/s的高速写入吞吐量。解决了三维NAND闪存中因快速去陷阱导致的阈值电压分布展宽问题，有效提高了存储密度和编程速度。
▸采用24层字线堆叠的三维垂直NAND结构，实现了128Gb的高密度MLC存储。
▸针对快速去陷阱引起的阈值电压分布恶化，通过工艺优化抑制了Vth分布展宽。
ISSCC 2014Session 19Memory28nm CMOS
该论文提出了一种在28nm CMOS工艺中实现的嵌入式1Mb ReRAM，通过采用摆动采样耦合读出放大器和自升压写入技术，实现了0.27V至1V的宽电压读取，解决了传统ReRAM在低电压下读取速度慢和写入效率低的问题。
▸提出摆动采样耦合读出放大器（Swing-Sample-and-Couple Sense Amplifier），在宽电压范围内实现快速读取。
▸引入自升压写入技术（Self-Boost-Write-T），降低写入电压并提高写入效率。
ISSCC 2014Session 19Memory
该论文提出了一种通用闪存存储（UFS）设备控制器，通过统一内存扩展技术实现了KIOPS级别的随机读取和690MB/s的顺序读取性能，解决了移动设备嵌入式NAND存储在高性能与低功耗之间的平衡问题。
▸提出统一内存扩展架构，将控制器内部SRAM与外部DRAM统一管理，提升随机访问效率。
▸采用多通道并行与流水线技术，实现690MB/s的顺序读取带宽和KIOPS级随机读取性能。
ISSCC 2014Session 19Memory
Sunghyun Jung, Kichang Chun, Namkyeong Kim, Wanseob Lee, Taisik Shin, Hyunjong Jin, Hyunchul Cho, Sunghoon Ahn, Yonghwan Hong, Ingon Yang, Byoungyoung Kim, Pilseon Yoo, Youngdon Jung, Jinwoo Lee, Jaeh
ISSCC 2014Session 19Memory16nm planar cell
该论文介绍了一款采用16nm平面单元技术的128Gb MLC NAND闪存器件，实现了高存储密度和成本效益，解决了NAND闪存按比例缩小的挑战。
▸首次采用16nm平面单元技术实现128Gb MLC NAND闪存，突破了传统缩放限制。
▸通过优化的单元结构和制造工艺，提高了存储密度和可靠性。
ISSCC 2014Session 13Memory28nm CMOS
该论文提出了一种32kb SRAM，通过动态能量-质量管理，在28nm CMOS工艺中同时支持无错误和容错应用。它解决了传统电压缩放因工艺变化导致的Vmin限制问题，允许在低于Vmin的电压下运行以提升能效，同时通过错误容忍机制保证应用质量。
▸提出动态能量-质量管理机制，根据应用需求在无错误和容错模式间动态切换，优化能效。
▸在28nm CMOS工艺中实现32kb SRAM，支持低于Vmin的电压缩放，通过错误容忍技术维持应用质量。
ISSCC 2014Session 13Memory28nm CMOS
该论文提出了一种在28nm CMOS工艺下实现的可重构感测放大器，通过自动调零校准和预放大技术，解决了高性能SRAM中位线感测的鲁棒性问题，在工艺缩放和失配增加的情况下提高了感测速度与可靠性。
▸提出可重构感测放大器架构，能够根据工作条件动态调整配置以优化性能。
▸集成自动调零校准机制，有效补偿工艺失配和偏移，提高感测精度。
ISSCC 2014Session 13Memory28nm CMOS
该论文提出一种基于28nm CMOS工艺的4并行三元内容可寻址存储器（TCAM），工作频率400MHz，可实现1.6G次搜索/秒、容量80Mb。通过电荷分享产生参考电压和差分匹配检测技术，有效解决高速搜索中的功耗与速度权衡问题，适用于IPv4路由表等网络应用。
▸采用4并行架构，将搜索速率提升至1.6Gsearch/s，满足高速网络路由查找需求。
▸通过电荷分享机制生成参考电压（降至700mV），在匹配和失配状态下均获得150mV差分电压，提高检测可靠性。
ISSCC 2014Session 13Memory16nm FinFET
该论文在16nm高κ金属栅极FinFET工艺中实现了一款128Mb SRAM，通过写入辅助电路实现了低VMIN工作。针对FinFET器件量化尺寸对传统6T-SRAM单元缩放的挑战，提出了优化方案。
▸在16nm FinFET工艺中成功实现128Mb SRAM，验证了该工艺在大容量嵌入式存储中的可行性。
▸提出写入辅助电路(Write-Assist Circuitry)，有效降低SRAM的VDDMIN，适用于低电压应用。
ISSCC 2014Session 13Memory65nm CMOS
本文提出了一款用于低功耗快速唤醒MCU的128kb SRAM，采用65nm CMOS工艺，实现了7ns的访问时间和25µW/MHz的功耗，同时保持电流低至27fA/bit，有效延长了电池寿命。
▸通过电路和工艺优化，实现了极低的27fA/bit保持电流，显著降低待机功耗。
▸在保持低功耗的同时，实现了7ns的快速访问时间，满足快速唤醒MCU的需求。
ISSCC 2014Session 13Memory20nm
本文针对20nm工艺下SRAM因晶体管局部变异导致的读/写操作裕度下降问题，提出了一种基于字线电压调整（Wordline-Voltage-Adjustment）的读写辅助电路。该方案通过动态调节字线电压来增强单端口和双端口SRAM的稳定性，适用于高密度嵌入式存储器。
▸提出字线电压调整系统，通过动态改变字线电平同时改善读和写操作裕度，无需额外辅助电容或复杂时序。
▸在20nm工艺下实现高密度单端口和双端口SRAM，有效应对NMOS与PMOS器件变异差异增大的挑战。
ISSCC 2014Session 13Memory14nm FinFET
该论文介绍了一款采用14nm FinFET工艺的128Mb 6T SRAM，通过多种VMIN增强技术（如读辅助、写辅助和位线预充电优化）显著降低了最低工作电压，从而实现了低功耗应用。解决了FinFET工艺下SRAM在低电压下稳定性与性能的权衡问题。
▸提出了一种结合读辅助和写辅助的VMIN增强技术，有效降低了SRAM的最小工作电压。
▸采用了优化的位线预充电方案，进一步提升了低电压下的读写稳定性。
ISSCC 2014Session 13Memory22nm Tri-Gate CMOS
本文提出了一款在22nm Tri-Gate CMOS工艺上实现的1Gb 2GHz嵌入式DRAM，旨在满足高性能计算对高带宽和大容量片上存储的需求。通过工艺和电路创新，该eDRAM实现了与SRAM相当的速度，同时提供了更高的存储密度。
▸采用22nm Tri-Gate CMOS工艺，实现了高密度嵌入式DRAM集成。
▸在1Gb容量下达到2GHz工作频率，通过优化存储单元和读写路径提升带宽。
ISSCC 2013Session 18Memory32nm
本文针对32nm zEnterprise EC12处理器的7GHz L1缓存SRAM设计，采用动态电路应对随机器件变异带来的脉冲收缩和信号对齐问题。提出了新的设计方法以确保在高速和高功耗限制下的可靠运行。
▸提出应对动态信号脉冲收缩和对齐问题的设计方法
▸在32nm工艺下实现7GHz L1缓存SRAM，满足5.5GHz处理器需求
ISSCC 2013Session 18Memory22nm SOI
该论文介绍了一款采用22nm SOI工艺制造的64Mb SRAM，通过细粒度电源门控和低能耗电源分区技术，有效降低了泄漏功耗并提高了存储密度。
▸提出细粒度电源门控技术，实现对SRAM子阵列的精确功耗管理。
▸采用低能耗电源分区技术，优化供电网络以降低动态和静态功耗。
ISSCC 2013Session 18Memory28nm CMOS
本文提出一种双电源SRAM，利用位线功率计算器（BLPC）和数字可控保持电路（DCRC）在室温至高温范围内降低主动和待机功耗。在28nm CMOS工艺下，测试芯片实现了主动功耗降低27%、待机功耗降低85%的效果。
▸提出位线功率计算器（BLPC），动态调整位线电压以降低主动功耗
▸设计数字可控保持电路（DCRC），在待机时优化保持电压实现85%的待机功耗降低
ISSCC 2013Session 18Memory
本文提出一种利用输出预测减少位线开关活动的SRAM设计，并采用统计门控读出放大器(SA)技术，实现了高达1.9倍的能耗降低，主要针对移动应用中SRAM功耗瓶颈问题。
▸提出输出预测机制，通过预测存储数据来减少位线不必要的翻转，降低动态功耗。
▸引入统计门控读出放大器，根据数据分布动态关断部分SA，进一步节省静态功耗。
ISSCC 2013Session 18Memory20nm
本文在20nm高k金属栅极工艺上实现了112Mb SRAM，通过辅助电路技术有效降低了漏电流和最小工作电压（Vmin），适用于低功耗和低电压的SoC平台应用。
▸采用20nm高k金属栅极工艺，实现了面积小于0.1μm²的高密度和高性能SRAM位单元。
▸设计了辅助电路（如读写辅助、电压调节等）以降低漏电和Vmin，提升低电压下的稳定性。