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本文提出了一款24Gb/s/pin的8Gb GDDR6 DRAM，采用半速率菊花链时钟架构和低噪声IO电路，解决了高速数据传输中的时钟抖动和噪声问题，实现了超过18Gb/s/pin的数据速率。

本文提出了一种基于5nm工艺的数字型SRAM宏单元，采用16T位单元支持位写掩码操作，解决了传统SRAM在最小工作电压和面积效率上的问题。通过采用标准单元规则设计布局，实现了在1.0V下5.7GHz和0.5V下1.3GHz的工作频率。

该论文提出了一种采用3nm环绕栅极（GAA）技术的SRAM，通过自适应双位线（Adaptive Dual-BL）和自适应单元电源辅助电路（Adaptive Cell-Power Assist Circuit）来克服金属电阻增加对SRAM裕度的影响，从而提升SRAM性能。

本文在14nm FinFET工艺上实现了一款1Mb嵌入式1T1R RRAM，单元尺寸仅为0.022µm²。针对RRAM的读取和写入可靠性问题，提出了自适应性延迟终止技术和多单元参考技术，有效提升了存储器的性能。

本文提出了一种基于单端电流检测放大器（CSA）的可编译8T SRAM，采用7nm FinFET工艺，工作频率达6.2 GHz。该设计利用多米诺读操作，实现了小面积和高性能的嵌入式存储器，解决了传统SRAM在高速与面积之间的权衡问题。

该论文提出了一款基于SRAM的全数字存内计算宏，在22nm工艺下实现全精度运算，适用于机器学习推理。它解决了传统存内计算中模拟/混合信号设计复杂度高、精度损失的问题，达到了89TOPS/W的能效和16.3TOPS/mm2的面积效率。

该论文提出了一款基于28nm工艺的384kb 6T-SRAM计算存储一体化宏单元，支持8位精度，用于AI边缘芯片。通过采用一种结合3位SAR和2位单斜坡ADC的Ph-ADC结构以及顺序低MACV优先方案，在实现高精度乘累加向量读取的同时降低了功耗和面积开销。

本文提出一款22nm工艺的4Mb 8bit精度ReRAM存内计算宏，通过优化的读写操作和电流镜技术，实现了11.91至195.7 TOPS/W的能效，适用于微型AI边缘设备，解决了传统架构中数据搬运的功耗和延迟问题。

本文提出了一种基于Via-Switch的新型FPGA架构，在65nm CMOS工艺中实现，并针对AI应用进行了架构扩展，旨在解决传统FPGA在AI推理和训练中的效率问题。

该论文提出了一种基于CMOS-RRAM的神经形态核心，通过动态可重构数据流和原位可转置权重，实现了灵活的数据流和权重访问模式，解决了传统存算一体设计在支持概率图模型和循环神经网络等复杂模型时的灵活性不足问题。

该论文提出了一种工作在0.8-2.3GHz的正交误差校正器，采用最小总延迟跟踪技术，可校正高达101.6ps的相位误差，解决了多相时钟因器件失配引起的相位误差导致数据采样窗口缩小的问题。

该论文提出了一种基于8nm工艺的18Gb/s/pin GDDR6物理层（PHY）设计，通过发射机带宽扩展和接收机训练技术解决了高速信令中的读写校准问题，满足了自动驾驶和人工智能等应用对高数据吞吐量的需求。

本文提出了一种面向高速内存接口的32Gb/s数字密集型单端PAM-4收发器，通过采用2抽头基于时间的均衡技术，解决了传统NRZ链路在高信道损耗下受码间干扰限制的问题，实现了更高的带宽效率。

本文提出了一款128Gb容量、8层堆叠、带宽512GB/s的HBM2E DRAM，通过伪四分之一存储体结构、功率分散技术和基于指令的在线PMBI解决了高带宽内存的功耗和测试挑战。

本文提出了一种1.1V 16GB 640GB/s的HBM2E DRAM，通过数据总线窗口扩展技术和协同片上ECC方案，解决了高带宽内存中数据窗口缩小和可靠性问题。

本文提出一款128Gb、1b/cell、96字线层的3D闪存芯片，通过优化读取和编程电路，将随机读取延迟降低至4µs，编程时间缩短至75µs，旨在满足存储级内存（SCM）对低延迟和高性能的需求。

该论文提出了一种22nm工艺的1Mb STT-MRAM宏，支持1024位宽读取和近内存计算双模式，实现了42.6GB/s的高读取带宽，解决了安全感知移动设备对非易失性存储器高带宽和加密运算的需求。

该论文介绍了一款在22nm工艺上实现的32Mb嵌入式STT-MRAM，具备10ns读取速度、超过100万次写入耐久性和在150°C下10年数据保持能力，解决了传统嵌入式闪存的速度和耐久性瓶颈。

本文提出了一款1Tb容量、4b/cell（QLC）的96层堆叠字线3D NAND闪存，通过将外围电路置于存储阵列下方（PUC技术）实现了30MB/s的编程吞吐量。该设计有效解决了位线间耦合噪声导致的感测精度下降和Vth窗口展宽问题。

本论文提出了一种名为Sandwich-RAM的存内计算架构，针对二值权重网络(BWN)实现了高能效的乘加运算。通过将权重存储与计算集成在SRAM中，并采用脉宽调制技术，有效减少了数据移动带来的功耗损失，适用于低功耗IoT设备。

本文提出一种电压和温度跟踪的SRAM辅助技术，通过支持740mV双轨偏移来提升SRAM在低功耗和高性能应用中的鲁棒性。该技术旨在克服传统SRAM编译器在宽电压和温度范围内的性能退化问题。

本文在7nm工艺下设计了一款2.1GHz的16Kb双端口SRAM，通过字线电阻电容（WL-RC）优化和虚拟读恢复电路，有效缓解了读干扰写（RDW）问题，提升了先进节点下双端口SRAM的性能与可靠性。

提出一种512GB高容量管理型DRAM解决方案，工作电压1.1V，集成了16GB ODP（片上数据校验）和媒体控制器，旨在降低大数据和云计算服务器的成本与功耗。

提出了一种用于下一代存储器接口的27Gb/s PAM-3单端收发器，采用单抽头判决反馈均衡器（DFE）来补偿信道间干扰（ISI），在保持单端信令的同时实现了高数据吞吐量。该设计解决了高速接口中功耗、面积和信号完整性之间的权衡问题。

该论文提出了一款采用1.1V 1ynm工艺的16Gb DDR5 SDRAM，支持6.4Gb/s/pin数据速率。通过引入相位旋转器DLL、高速SerDes和RX/TX均衡方案，并优化写训练流程，实现了低功耗和高采样保持性能。

本文提出了一款采用WCK时钟和非目标ODT技术的7.5Gb/s/pin LPDDR5 SDRAM，实现了高速数据传输；同时结合DVFS、内部数据拷贝和深度睡眠模式，显著降低了功耗，解决了移动DRAM在高速与低功耗之间的权衡问题。

本文提出了一款512Gb容量、3-bit/cell（TLC）的3D NAND闪存芯片，采用128个字线层和电路位于阵列下方（CUA）技术，实现了132MB/s的写入性能。解决了高容量3D NAND中字线层数增加带来的性能挑战，通过CUA技术优化了芯片面积和信号路径。

本文介绍了一款512Gb容量、3位/单元的第六代3D V-NAND闪存芯片，实现了82MB/s的写入吞吐量和1.2Gb/s的接口速度，解决了大容量存储中的高吞吐量和高速数据传输问题。

该论文提出了一种采用写-验证-写（WvW）方案和偏移补偿技术的7Mb STT-MRAM，在22FFL FinFET工艺上实现了0.9V电压下4ns的读取感应时间，解决了嵌入式非易失性存储器在速度、密度和成本方面的挑战。

该论文提出了一种在22nm FinFET工艺中实现的3.6Mb嵌入式非易失ReRAM宏单元，具有10.1Mb/mm2的最高子阵列密度。通过自适应形成/设置/复位方案和材料创新，实现了低电压切换，为物联网和汽车应用的SoC提供了低成本、抗磁干扰的存储解决方案。

本文提出了一种基于96字线层技术的1.33Tb 4-bit/单元3D NAND闪存，通过增加层数和每单元存储位数大幅提升存储密度和容量，满足大容量存储需求。

该论文报道了一款1Tb容量、每单元4比特的64层堆叠字线3D NAND闪存，实现了12MB/s的编程吞吐量，解决了高密度存储与高性能编程的矛盾。

本文提出了一种闪存控制器，结合高速3D NAND闪存（读取时间3μs），实现了15μs超低延迟的SSD，解决了传统闪存延迟约50μs的问题，缩小了与DRAM的差距。

本文介绍了一款采用96字线层技术的512Gb 3b/单元（TLC）3D闪存芯片，解决了高密度存储与层数扩展的挑战。通过优化工艺和电路设计，实现了大容量与非易失性存储。

本论文提出一款16Gb容量、1.2V供电、3.2Gb/s/pin速率的DDR4 SDRAM，通过改进电源分配网络和修复策略，解决了高密度存储在高数据率下的电源噪声和良率问题。

本文提出了一款采用带宽扩展技术的16Gb/s/pin 8Gb GDDR6 DRAM，通过四分之一速率时钟架构、2-tap DFE和连续时间线性均衡器等创新，解决了高带宽图形DRAM面临的数据传输速度瓶颈问题。

本文提出了一款1.2V 64Gb HBM2堆叠DRAM，采用螺旋点对点TSV结构和改进的bank group数据控制，实现了341GB/s的高带宽，解决了传统DIMM内存带宽受限的问题。

本文提出了一款16Gb LPDDR4X SDRAM，采用10nm级DRAM工艺，通过NBTI容忍电路、SWD PMOS GIDL降低技术、自适应降速方案和无亚稳态DQS对齐器，解决了NBTI退化、漏电和时序对齐等可靠性问题。

该论文提出了一款16Gb、18Gb/s/pin的GDDR6 DRAM，通过每比特可训练的单端DFE和无PLL时钟技术解决了高速数据传输中的信号完整性和时钟抖动问题。

本文提出一种适用于7nm工艺的L1缓存内存编译器，支持5GHz操作频率，旨在满足高速计算和移动应用的需求。该方法通过编译器生成的缓存宏替代传统全定制设计，在保持高性能的同时改善密度和可扩展性。

该论文提出了一种采用极紫外（EUV）光刻技术的7nm FinFET SRAM，并设计了双写驱动辅助电路，以解决低电压应用中的写入问题。通过EUV单次曝光实现高分辨率图案化，克服了传统ArF浸没式多重图案化的限制，从而提升芯片密度和低电压性能。

本文在10nm FinFET工艺中实现了高密度低电压SRAM设计，通过脉冲PMOS TVC和阶梯字线技术降低VMIN，达到23.6Mb/mm²的面积密度，解决了FinFET技术中器件尺寸量化对紧凑6T SRAM设计的挑战。

本文提出了一款8通道4.5Gb容量的DRAM，用于最后一级缓存，实现了180GB/s的高带宽和18ns的低行延迟。通过多通道架构和优化的电路设计，解决了多核CPU和GPU对内存性能的迫切需求。

该论文提出了一种采用三电平C-PHY信令的收发器，用于后LPDDR4移动DRAM接口，在1V供电下实现15.6Gb/s数据速率和7.8mW功耗。解决了高速单端信令中SSN限制带宽以及差分信令引脚效率低的问题。

该论文提出了一种基于时间的接收器（time-based receiver），并集成了2抽头判决反馈均衡器（DFE），用于移动DRAM接口的低电压单端收发器。在0.8V 65nm CMOS工艺下，实现了12Gb/s/pin的数据率，解决了低供电电压下高速率接收的难题。

本文针对第二代LPDDR4X内存接口，提出了一种在0.6V低电压下实现4.266Gb/s/pin高速数据传输的接口设计。通过自动DQS清洗(AutoDQS Cleaning)和写VWM训练(Write-VWM Training)技术，解决了信号完整性问题和写入时序优化，实现了更低的功耗和更高的性能。

本文提出了一款4Gb LPDDR2接口的STT-MRAM芯片，采用紧凑的9F2 1T1MTJ存储单元和分层位线架构，解决了高密度与高速读写之间的矛盾，实现了非易失性存储器的性能提升。

这篇论文提出了一款用于可穿戴设备的极低待机功耗2Gb LPDDR4 SDRAM，实现了3.733Gb/s/pin的数据速率。通过创新的电路设计和工艺优化，显著降低了待机功耗，满足了可穿戴设备对低功耗和高带宽的需求。

该论文提出了一款面向物联网应用的2Gb LPDDR4 SDRAM，实现了4.8Gb/s/pin的数据速率和低于100μA的自刷新电流。通过创新的低功耗电路设计，在保持高速性能的同时显著降低了待机功耗，满足了物联网设备对低功耗和高响应速度的需求。

本文提出了一款5Gb/s/pin的8Gb LPDDR4X SDRAM，采用PowerIsolated LVSTL和Split-Die架构，并引入2-Die ZQ校准方案，以满足低功耗移动应用如可穿戴设备和智能手机的需求。