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Memory

266 篇

ISSCC 2026Session 37Memory28nm CMOS
A 14Gb/s/pin 0.163pJ/b DQ Receiver for HBM with Baud-Rate Phase Tracking Loop Supporting Background Offset Calibration
Jeonghyeon Lee1, Ho-Joon Shin1, Han-Gon Ko2, Kwanseo Park1
本文提出了一种用于HBM的紧凑型14Gb/s/pin DQ接收器，采用波特率相位跟踪环路和背景校准的时间窗口相位检测器，在实时数据中连续跟踪采样相位和检测器偏移，消除了重新训练的需求。28nm原型实现了0.163pJ/b的能效和0.00547mm²的面积，在<10⁻¹²误码率下具有0.295UI的采样裕度。
▸采用上升/下降沿触发决策逻辑，将相位误差与检测器偏移解耦，使采样时钟锁定点固定，无需重新训练。
▸提出背景校准的时间窗口相位检测器，在实时数据中连续跟踪相位和偏移，支持背景偏移校准。
Yonsei University, Seoul, Korea, 2ONEsemiconductor, Gyeonggi 14Gb/s/pin, 0.163pJ/b, 0.00547mm², <10⁻¹² BER, 0.295UI采样裕度, 0.188UI高频抖动容限
ISSCC 2026Session 37Memory
A 0.87pJ/b 17Gb/s/pin Parallel Receiver with a Local DQS Recovery for a Supply-Noise-Tolerant DQS Distribution in High-Performance NAND Flash Interfaces
Byeong-Chan Kim1, Kyongsu Lee1, Dongjun Park1, Jung-June Park2, Chiweon Yoon2, Jae-Yoon Sim1, Seon-Kyoo Lee1
本文提出一种0.87pJ/b、17Gb/s/pin的并行接收器，采用本地DQS恢复和双DQS树结构，以降低时钟功耗并抑制电源噪声引起的抖动（PSIJ）。该设计通过时间复用CML和反相器树（1/8:7/8）实现对CML树的隐藏锁定，进而从低功耗反相器树生成PSIJ滤波的DQS，在40nm CMOS工艺下实现100mVpp电源噪声下BER<10^-12，并减少70%时钟功耗。
▸提出本地DQS恢复技术，通过时间复用CML和反相器树，实现隐藏锁定和低功耗PSIJ滤波。
Pohang University of Science and Technology, Pohang, Korea,
ISSCC 2026Session 37Memory40nm CMOS
A 12.8Gb/s Parallel Receiver with a One-Way Self-Training Scheme for Equalizing ISI and Reflections in Multi-Drop Memory Interfaces
Ji-Won Moon1, Taehyeon Kim1, Minwook Kim1, Hyeonwoo Seong1, Jewon Lee1, Jeongbin Park1, Dongjun Park1, Jaehoon Lee1, Jun
本文提出了一种用于多分支存储器接口的单向自训练方案，通过直接从单脉冲响应导出判决反馈均衡器（DFE）系数，无需控制器交互，有效均衡码间干扰（ISI）和反射。该接收器在40nm CMOS工艺下实现8Gb/s/pin速率，总吞吐量102.4Gb/s，在4分支通道中重新打开闭眼，误码率低于10^-12，能效0.64pJ/b，硬件开销仅6.74%。
▸提出一种单向自训练方案，直接从单脉冲响应导出DFE抽头系数，无需控制器交互，简化训练过程。
▸通过复用现有电路实现均衡，在40nm CMOS下以仅6.74%的硬件开销达到102.4Gb/s总吞吐量和0.64pJ/b的能效。
Chiweon Yoon2, Jae-Yoon Sim1, Seon-Kyoo Lee1 Pohang Universi 8Gb/s/pin per pin速率, 102.4Gb/s总吞吐量, BER<10^-12, 0.64pJ/b能效
ISSCC 2026Session 37Memory65nm CMOS
A 0.092pJ/b and 7.7fJ/b/dB Cross-Self-Referenced Slope-Sampling Receiver with Long-Tail ISI Robustness for Next-Generation Low-Power Memory Interfaces
Ki-Soo Lee*, Chanheum Han*, Joo-Hyung Chae
本文提出了一种交叉自参考斜率采样接收机，通过基于输入信号斜率判定数据，增强了对长尾码间干扰的鲁棒性，无需均衡器。该接收机在65nm CMOS工艺下实现，在12.5Gb/s速率下能效为0.092pJ/b，FoM为7.7fJ/b/dB，面积仅0.001mm²，适用于下一代低功耗存储器接口。
▸提出交叉自参考斜率采样架构，利用信号斜率而非幅度进行数据判决，显著提升对长尾后光标间干扰的容忍度。
▸无需任何均衡器即可实现高鲁棒性，降低了接收机复杂度和功耗。
Kwangwoon University, Seoul, Korea 0.092pJ/b @ 12.5Gb/s, 7.7fJ/b/dB @ 12Gb/s
ISSCC 2026Session 37Memory
A 16Gb/s/pin 0.51pJ/b Single-Ended NRZ Transceiver with Distributed Dual-Loop VDDQ-Ripple Compensation and Dynamic Clock Duty-Cycle Calibration for Memory Interfaces
Yuchen He*1, Yunbin Luo*1, Yunzhengmao Wang*1, Tengyue Yi2, Chen Jiang1, Chixiao Chen1, Qi Liu1, Ming Liu1, Wenning Jian
本文提出一种16Gb/s/pin单端NRZ收发器，采用分布式双环补偿（DDLC）抑制VDDQ纹波，并集成动态占空比校准（DDCC）提升时钟鲁棒性。该设计将去耦电容减少91.4%，眼图水平/垂直裕度分别提升61%和36%，适用于高密度存储器接口。
▸提出分布式双环补偿（DDLC）技术，通过本地LDO调节VDDQ，有效抑制电源纹波并大幅减少去耦电容
▸集成动态占空比校准（DDCC）技术，增强时钟路径的鲁棒性和占空比稳定性
Fudan University, Shanghai, China, 2ZhangJiang Laboratory, S 16Gb/s/pin, 0.51pJ/b
ISSCC 2026Session 37Memory2nm
A 2nm All-Digital 14.4Gb/s/pin LPDDR6 PHY with Quarter-Rate Clocking Architecture and Multi-Level FIFO-Based Speculative DFE
Yoonjae Choi, Daero Kim, Myunggon Kim, Sangmin Lee, Hansol Kang, Gwangwon Lee, Yoonhyung Kim, Sungsik Kang, Hyun Cho, Bo
本文提出了一款基于2nm工艺的全数字LPDDR6 PHY，通过四相时钟架构与多级FIFO推测式DFE，实现了14.4Gb/s/pin的高速数据传输，同时降低了抖动敏感度和时序约束。采用时钟门控的高效模式显著降低了功耗。
▸提出四相时钟架构配合正交误差校正（QEC），降低抖动敏感度，提升时钟质量。
▸采用多级FIFO为基础的推测式判决反馈均衡器（DFE），放宽标准单元实现的时序约束。
Kyoungwon Lee, Jaegeun Song, Jinho Choi, Shinyoung Yi, Billy 14.4Gb/s/pin
ISSCC 2026Session 37Memory28nm CMOS
A 47.0Tb/s/mm 112Gb/s/pin PAM4 Single-Ended Transceiver Featuring 4-Aggressor Crosstalk Cancellation and Supply-Noise Tolerance for Short-Reach Memory Interfaces
Qian Liu1, Yiheng Hui1, Yuanlin Nong1, He Ma1, Yiwei Xu1, Hao Hu1, Jinpeng Zhu1, Quan Wang2, Lei Wang2, Li Du1,3, Yuan D
该论文提出一种五通道112Gb/s/pin PAM4单端收发器，采用28nm CMOS工艺，用于高密度短距离存储器接口。通过低功耗三重均衡、4-aggressor形状拟合串扰消除和电源噪声容忍时钟分布网络，实现了47.0Tb/s/mm边缘密度和0.52pJ/b能效。
▸采用4-aggressor形状拟合串扰消除技术，有效抑制多路串扰。
▸提出低功耗三重均衡技术，在保证信号完整性的同时降低功耗。
Nanjing University, Nanjing, China, 2T-Head (Shanghai) Semic 47.0Tb/s/mm edge density, 0.52pJ/b energy efficiency
ISSCC 2026Session 37Memory28nm CMOS
A 72Gb/s/pin Single-Ended Driver-Cooperative Coded PAM3 Transceiver with Asymmetric Data-Dependent Equalization and Bias-Peaking for Chiplets and Memory Interfaces
Hongzhi Wu, Xuxu Cheng, Yangyi Zhang, Xiongshi Luo, Zhenghao Li, Weitao Wu, Quan Pan
本文提出了一种在28nm CMOS工艺中实现的72Gb/s/pin单端PAM-3收发器。通过驱动协同编码降低了≥46%的信令功耗，并采用非对称数据依赖均衡和偏置峰值技术，将眼图面积扩大1.9倍和2.8倍，从而解决了PAM-3不同边沿ISI和开关抖动问题。
▸提出驱动协同编码（Driver-Cooperative Coding）以增强信号完整性并降低信令功耗≥46%。
▸采用非对称数据依赖均衡和偏置峰值（Asymmetric Data-Dependent Equalization and Bias Peaking）减轻PAM-3不同边沿ISI和开关抖动，眼图面积扩大1
Southern University of Science and Technology, Shenzhen, Chi 72Gb/s/pin数据率，能效0.7pJ/b @48Gb/s，1.17pJ/b @72Gb/s
ISSCC 2026Session 15Memory10-nm class process
A 16Gb 12.8Gb/s LPDDR6 SDRAM with 12-DQ/Sub-Channel Wide NRZ Signaling and Enhanced Reliability by Per-Row Activation Counting and Meta-Data Scheme
Kiheung Kim*, Hong-Joo Song*, Youngdo Um, Jinhun Jang, Seungjun Lee, Hoseok Seol, Hye-Jung Kwon, Ji-Hwan Seol, Hoon Shin
本文提出了一款在10纳米级工艺上实现的12.8Gb/s/pin LPDDR6 SDRAM，采用12-DQ/子通道宽NRZ信令和两个子通道架构，相比LPDDR5x实现了33.3%的带宽提升和21.0%的能效改善。同时引入每行激活（Per-Row Activation）技术增强可靠性。
▸采用12-DQ/子通道宽NRZ信令，通过每子通道12个DQ和两个子通道提升数据速率
▸引入每行激活（Per-Row Activation）技术增强DRAM可靠性
12.8Gb/s/pin带宽，带宽提升33.3%，能效提升21.0%
ISSCC 2026Session 15Memory4nm FinFET (基底芯片), 第6代DRAM（核心芯片）
A 36GB 3.3TB/s HBM4 DRAM with Per-Channel TSV RDQS Auto Calibration and Fully-Programmable MBIST
Sunghwan Joo, Jinyeon Kim, Yongsun Lee, Ji-Young Kim, Youngsik Lee, Yong-Min Kim, ChiSung Oh, Kyu-Ha Shim, Haesuk Lee, Y
该论文提出了一种针对生成式AI大模型的高容量高带宽HBM4 DRAM，通过2048个I/O实现3.3TB/s带宽和36GB容量，采用第6代DRAM核心与4nm FinFET基底芯片，并通过每通道TSV RDQS自动校准技术改善了数据窗口和时序裕量。
▸提出每通道TSV RDQS自动校准技术，实现双倍数据窗口和高频裕量，改善tCCDR时序
▸采用4nm FinFET工艺的基底芯片与第6代DRAM核心，结合2048个I/O实现36GB容量和3.3TB/s带宽
36GB容量, 3.3TB/s带宽, 2048 I/O
ISSCC 2026Session 15Memory
A 3nm 0.167fJ/b 5.27Mb/mm2 Configurable TCAM with Macro-Wise Pipelined Search Methods for Automotive Applications
Shunya Nagata, Yohei Sawada, Kenichiro Takiguchi, Masao Morimoto, Shinji Tanaka, Naoya Fujita, Tomohiro Miura, Daisuke N
提出一种用于汽车网络应用的3nm配置型TCAM，通过无bank小粒度宏编译器、可配置软宏生成器、选择性宏级流水线搜索和ECC分割数据总线架构，实现了0.167fJ/b的搜索能量和5.27Mb/mm2的密度。
▸提出无bank小粒度TCAM宏编译器，支持灵活配置和面积优化。
▸采用选择性宏级流水线搜索技术，降低搜索能量并提高吞吐量。
Renesas Electronics, Tokyo, Japan
ISSCC 2026Session 15Memory16nm FinFET
A 16nm 168Mb Embedded STT-MRAM with 0.0249µm2 Bit-Cell, Dual-Port Access, and 51.2Gb/s Read Throughput for Automotive and Edge AI Applications
Po-Hao Lee1, Chia-Fu Lee1, Hon-Jarn Lin1, Cheng-Han Lu1, Yen-An Chang1, Pranata W. Sanjaya1, Chia-Jung Tsen1, Kuan-Chun
本文提出了一款采用16nm FinFET工艺的168Mb嵌入式STT-MRAM芯片，位单元面积仅0.0249μm²，通过模块化架构、双端口访问和交错读取架构，实现了51.2Gb/s的读取吞吐量，克服了非易失性存储器的密度和性能挑战，适用于汽车应用。
▸采用0.0249μm²的超小位单元面积，提升了嵌入式MRAM的存储密度。
▸设计了双端口访问和交错读取架构，实现了51.2Gb/s的高读取吞吐量。
ISSCC 2026Session 15Memory
An 8nm eMRAM for Auto-G1 with a 125MHz Read Speed at 0.6V and 19.94Mb/mm2 Density
Hyunjin Shin1, Gyuseong Kang1, Yeseul Kim1, Dohui Kim1, Kyuseong Kim1, Sunkyu Lee1, Hangil Lee1, Sanggyeong Won1, Mijoun
Seungpil Ko2, Jaechul Shim2, Shinhee Han1, Kiseok Suh1, Sohee Hwang1, Hyunchang Lee1, Jonghoon Jung1, Sanghoon Baek1 Samsung Semiconductor, Gyunggido Kiheung, Korea, 2Samsung Semiconductor, Gyunggido
ISSCC 2026Session 15Memory2nm CMOS Nanosheet
A 350mV Single-Rail SRAM Using a Custom-Logic-Bitcell in 2nm-CMOS-Nanosheet Technology for Mobile and Edge-AI Applications
Manish Trivedi1, Sandipan Sinha1, Ramesh Halli1, Girishankar Gurumurthy1, Jaswinder Singh1, Chun-Yuan Cheng2, Linchien C
本文提出了一种在2nm纳米片CMOS技术中实现的单轨、逻辑位单元2端口SRAM，采用2R×1C配置和双位线设计以实现高面积密度和动态功耗优化。该SRAM可在0.35V至1.2V电压下可靠工作，读访问时间达102ps，支持4GHz处理器，适用于移动和边缘AI应用中的浅深度缓存。
▸提出单轨逻辑位单元SRAM，采用2R×1C配置和双位线结构，平衡NMOS/PMOS器件以形成矩形阵列，最大化面积密度。
▸在2nm纳米片技术中实现21.04Mb/mm²的高密度，并优化动态功耗，在低至0.35V电压下可靠工作。
MediaTek, Bengaluru, India, 2MediaTek, Hsinchu, Taiwan, 3Med 21.04Mb/mm², 102ps read-access, 0.35-1.2V, 4GHz
ISSCC 2026Session 15Memory10nm-class DRAM process
A Vertical-Cell-Transistor-Based 4F2 DRAM with Cell-on-Peripheral Architecture Using Wafer-to-Wafer Hybrid Copper Bonding
Hyunchul Yoon, Youngseok Park, Tae Jin Park, Suk Lae Kim, Seungjae Jung, Daesun Kim, Kyunghwan Kim, Yongjun Kim, KyuChan
该论文提出了一款基于垂直沟道晶体管的4F2 DRAM，采用单元外设（COP）架构，并应用晶圆对晶圆混合铜键合技术。相比相同设计规则的传统方案，其每晶圆芯片总数提升超过20%，并在10纳米级DRAM工艺中成功实现了16Gb SDRAM的读写操作。
▸提出垂直沟道晶体管4F2单元结构，实现更高密度存储。
▸采用晶圆对晶圆混合铜键合技术实现单元外设（COP）架构，使每晶圆芯片数量增加超过20%。
ISSCC 2026Session 15Memory
A 2Tb 4b/Cell 6-Plane 3D-Flash Memory with 37.6Gb/mm2 Bit Density and >85MB/s Write Throughput
Jayanth M. Thimmaiah1, Ryuji Yamashita2, In-Soo Yoon3, Jason Li3, Cynthia Hsu3, Takuya Ariki2, Naoki Ookuma2, Yosuke Kat
该论文提出了一款2Tb容量、4b/cell的6平面3D闪存，实现了37.6Gb/mm2的位密度和超过85MB/s的写吞吐量。通过优化架构和工艺，解决了高密度存储与写入性能之间的平衡问题。
▸采用6平面并行架构，显著提升写吞吐量至85MB/s以上
▸实现4b/cell（QLC）存储，位密度达到37.6Gb/mm2，为业界领先
37.6Gb/mm2 位密度, >85MB/s 写吞吐量
ISSCC 2025Session 30Memory
A 64Gb DDR4 STT-MRAM Using a Time-Controlled Discharge-Reading Scheme for a 0.001681μm2 1T-1MTJ Cross-Point Cell
Kosuke Hatsuda1, Katsuhiko Hoya1, Ryousuke Takizawa1, Fumiyoshi Matsuoka1,
该论文提出了一种时间控制放电读取方案，实现了64Gb容量的DDR4 STT-MRAM，采用0.001681μm²的1T-1MTJ交叉点单元，旨在满足AI、数据库等应用对高密度、低延迟存储级内存的需求。
▸提出时间控制放电读取（Time-Controlled Discharge-Reading）方案，优化STT-MRAM的读取路径与时序，降低读取延迟并提高可靠性。
▸实现了极小的0.001681μm² 1T-1MTJ交叉点单元，显著提升存储密度，达到64Gb容量。
ISSCC 2025Session 30Memory
A 321-Layer 2Tb 4b/cell 3D-NAND-Flash Memory with a 75MB/s Program Throughput
Wanik Cho1, Chanhui Jeong1, Jongwoo Kim1, Jongseok Jung1, Keunseon Ahn1,
本文介绍了一款321层2Tb 4b/cell 3D-NAND闪存，实现了75MB/s的编程吞吐量。该设计通过创新的架构和电路技术，解决了高密度存储下的编程速度瓶颈问题。
▸采用321层堆叠技术，实现了2Tb的存储容量和4b/cell的高密度存储。
▸通过优化的编程算法和电路设计，将编程吞吐量提升至75MB/s。
75MB/s Program Throughput
ISSCC 2025Session 30Memory
A 16Gb 12.7Gb/s/pin LPDDR5-Ultra-Pro DRAM with 4-Phase Self-Calibration and AC-Coupled Transceiver Equalization in a 5th-Generation 10nm DRAM Process
Jin-Hyeok Baek, Jang-Hoo Kim, Yoo-Chang Sung, Jae-Woo Jeong,
本文提出一款16Gb容量、12.7Gb/s/pin速率的LPDDR5-Ultra-Pro DRAM，采用4-phase自校准技术和AC耦合收发器均衡，解决了高速数据传输中的信号完整性挑战。
▸采用4-phase自校准技术，提高时序精度和可靠性。
▸引入AC耦合收发器均衡，改善高频信号传输质量。
12.7Gb/s/pin
ISSCC 2025Session 30Memory
A 24Gb 42.5Gb/s GDDR7 DRAM with Low-Power WCK
Distribution, an RC-Optimized Dual-Emphasis TX, and, Voltage/Time-Margin-Enhanced Power Reduction
本文提出了一款24Gb容量、42.5Gb/s速率的GDDR7 DRAM，通过低功耗WCK分布、RC优化的双增强发射器以及电压/时间裕量增强技术，解决了高分辨率图形处理和大规模数据分析对高带宽内存的需求。
▸采用低功耗WCK分布技术，降低时钟功耗并提高信号完整性。
▸提出RC优化的双增强发射器（Dual-Emphasis TX），增强高速数据传输能力。
24Gb容量，42.5Gb/s速度
ISSCC 2025Session 30Memory
A 1Tb 3b/cell 3D-Flash Memory with a 29%-Improved-EnergyEfficiency Read Operation and 4.8Gb/s Power-Isolated Low-Tapped-Termination I/Os
Kosuke Yanagidaira1, Mario Sako1, Yasuhiro Hirashima1, Junya Matsuno1,
本文实现了一款1Tb容量、3比特每单元的3D闪存芯片，通过创新的读取操作技术将读取能效提升了29%，并采用电源隔离低抽头架构实现了4.8Gb/s的数据传输速率，旨在满足AI应用对高容量、高能效存储的需求。
▸实现1Tb容量和3b/cell的3D闪存，显著提升存储密度。
▸提出29%能效提升的读取操作技术，降低功耗。
1Tb容量，3b/cell，29%读取能效提升，4.8Gb/s数据速率
ISSCC 2025Session 30Memory
A 28Gb/mm2 4XX-Layer 1Tb 3b/cell WF-Bonding 3D-NAND Flash with 5.6Gb/s/pin IOs
Sang-Soo Park, Jae-Doeg Lyu, Myungjun Kim, Jaeyun Lee, Younsun Song,
本文提出了一款采用WF-Bonding技术的4XX层1Tb 3b/cell 3D-NAND闪存，实现了28Gb/mm2的高存储密度和5.6Gb/s/pin的高速IO接口。解决了高密度、高速度3D NAND闪存的挑战。
▸采用WF-Bonding技术实现4XX层堆叠，显著提升存储密度
▸实现3b/cell（TLC）的1Tb容量，同时达到28Gb/mm2的面积效率
28Gb/mm2存储密度，5.6Gb/s/pin IO速率，1Tb容量
ISSCC 2025Session 29Memory3nm
A 3nm 3.6GHz Dual-Port SRAM with Backend-RC Optimization and a Far-End Write-Assist Scheme
Hidehiro Fujiwara1, Wei-Chang Zhao1, Kinshuk Khare1, Yi-Hsin Nien1, Chih-Yu Lin1,
该论文提出了一种在3nm工艺下实现的3.6GHz双端口SRAM，通过后端RC优化和远端写辅助方案解决了高频操作下的设计复杂性和写裕度问题。实现了同时读写操作和异步时钟域的高带宽通信。
▸采用后端RC优化技术减少互连线延迟和功耗，提升高速性能。
▸提出远端写辅助方案，改善远离写驱动器的存储单元写裕度。
ISSCC 2025Session 29Memory3nm FinFET
A 38Mb/mm2 380/540mV Dual-Rail SRAM in 3nm-FinFET Technology its leakage is eliminated and INCM returns to VDDA to stop P1 leakage. When opaque LCLKT is at VDDA and the cross-coupled NMOS/PMOS latch is enabled; input switching does not propagate to the output until the latch is transparent.
Harold Pilo1, John Barth1, Kapil Dev Dwivedi2, Peter Lee3, Vikram Kumar2,
本文提出了一款采用3nm FinFET工艺的38Mb/mm²高密度双轨SRAM，工作电压为380/540mV。该设计通过消除泄漏电流和使INCM返回VDDA停止，实现了超低功耗和高密度。
▸采用双轨供电（380/540mV）实现超低电压操作，同时保持高密度。
▸创新地消除了泄漏电流，并设计了INCM返回VDDA停止机制，进一步降低静态功耗。
38Mb/mm²
ISSCC 2025Session 29Memory3nm FinFET
A 3nm FinFET 2.2Gsearch/s 0.305fJ/b TCAM with Dynamically Gated Search Lines for Data-Center ASICs
Sushil Kumar*1, Gajanan Jedhe*1, Chetan Deshpande*1, Agastya Gogoi1,
本文提出了一种面向数据中心ASIC的3nm FinFET TCAM设计，采用动态门控搜索线技术，实现了2.2Gsearch/s的搜索速度和0.305fJ/b的能效，解决了高吞吐量网络分类和转发中功耗与速度的平衡问题。
▸在3nm FinFET工艺上实现了TCAM，利用先进节点降低功耗和面积。
▸引入动态门控搜索线技术，根据搜索模式动态关断部分搜索线，减少无效翻转功耗，从而大幅提升能效。
Phoebe Su2, Kim Soon Jway3, TzeYing Seoh3 MediaTek, San Jose 2.2Gsearch/s, 0.305fJ/b
ISSCC 2025Session 29MemoryIntel-18A-RibbonFET
A 0.021μm2 High-Density SRAM in Intel-18A-RibbonFET Technology with PowerVia-Backside Power Delivery
Xiaofei Wang1, Yusung Kim1, Gwang Hyeon Baek1, Kunal Girish Bannore1,
该论文提出了一种采用Intel-18A-RibbonFET工艺和PowerVia背面供电技术的高密度SRAM，实现了0.021μm²的单元面积。通过背面供电方案，解决了传统前端供电网络中VSS IR压降较大的问题，提升了供电效率。
▸采用PowerVia背面供电技术，将VSS供电网络移至芯片背面，降低了IR压降。
▸在Intel-18A-RibbonFET工艺上实现了0.021μm²的高密度SRAM单元，显著提升了集成度。
ISSCC 2025Session 29Memory2nm CMOS Nanosheet
A 38.1Mb/mm2 SRAM in a 2nm-CMOS-Nanosheet Technology for High-Density and Energy-Efficient Compute
Tsung-Yung Jonathan Chang, Yen-Huei Chen, K. Venkateswara Reddy, Nikhil Puri,
该论文提出了一种采用2nm CMOS纳米片技术的高密度SRAM，实现了38.1 Mb/mm²的存储密度，旨在满足高容量片上存储需求并提升能效。通过优化位单元面积和工艺缩放，解决了先进节点下嵌入式存储器的密度与功耗挑战。
▸采用2nm纳米片工艺实现业界领先的38.1 Mb/mm² SRAM密度，显著提升单位面积存储容量。
▸针对高密度与节能计算需求，优化位单元设计和电路架构，降低功耗同时保持高性能。
ISSCC 2025Session 22Memory28nm CMOS
A 0.3pJ/b 32Gb/s/pin Single-Ended PAM-4 Receiver with a Delay-Less Capacitive-Feedback Equalizer
Junseob So, Youngwook Kwon, Seungwoo Park, Seongcheol Kim,
该论文提出了一种采用无延迟电容反馈均衡器（CFE）的32Gb/s/pin单端PAM-4接收器，解决了多级信令低信噪比导致的复杂均衡问题。通过创新均衡器设计，在28nm CMOS工艺下实现了0.3pJ/b的高能效和0.00288mm²的小面积。
▸提出延迟少电容反馈均衡器（CFE），实现低功耗PAM-4均衡。
▸单端PAM-4接收器设计，支持32Gb/s/pin高数据速率。
Changmin Sim, Hwaseok Shin, Seon-Been Lee, Taehwan Kim, Chul 0.3pJ/b at 32Gb/s/pin
ISSCC 2025Session 22Memory
A 32-to-50Gb/s/pin Single-Ended PAM-4 Transmitter with a ZQ-Based FFE and PAM-4 LSB DBI-DC Encoding
Yunseong Jo*1, Hyuntae Kim*1, Young Choi2, Jaewoo Park2, Myoungbo Kwak2, Jaeduk Han1
该论文提出了一种32-50Gb/s/pin单端PAM-4发射机，采用基于ZQ校准的前馈均衡（FFE）和PAM-4最低有效位数据总线反转直流平衡编码（LSB DBI-DC），以提升内存接口带宽和抗噪性能。
▸提出ZQ-Based FFE，利用阻抗校准网络实现均衡，降低面积和功耗。
▸提出PAM-4 LSB DBI-DC编码，在保持直流平衡的同时减少信号跳变，提高信噪比。
Hanyang University, Seoul, Korea Samsung Electronics, Hwaseo
ISSCC 2025Session 22Memory
A 42Gb/s Single-Ended Hybrid-DFE PAM-3 Receiver for GDDR7 Memory Interfaces
Boram Kim*1, Hankyu Chi*1, Hyeongjun Ko1, Sangyeon Byeon1, Sungkwon Lee1,
该论文提出了一种用于GDDR7内存接口的42Gb/s单端混合判决反馈均衡（DFE）PAM-3接收机。通过采用混合DFE架构，解决了高速PAM-3信号在内存接口中的均衡问题，实现了高数据率传输。
▸提出了一种单端混合DFE架构，用于PAM-3信号接收，降低了功耗和面积。
▸针对GDDR7内存接口优化，实现了42Gb/s的高数据速率。
42Gb/s
ISSCC 2025Session 22Memory
An 850μW 2-to-5GHz Jitter-Filtering and Instant-Toggling Injection-Locked Quadrature-Clock Generator for Low-Power Clock Distribution in HBM Interfaces
Jeongbeom Seo*1, Yoonseo Cho*1,2, Yuhwan Shin1,2, Jaehyouk Choi1
该论文提出了一款用于HBM4的注入锁定正交时钟生成器，功耗仅850μW，频率范围2-5GHz，具备抖动滤波和即时切换功能，解决了低功耗时钟生成中的抖动抑制和快速响应问题。
▸采用注入锁定架构实现低功耗正交时钟生成，显著降低功耗至850μW。
▸提出抖动滤波技术，有效抑制时钟抖动，保证高频时钟质量。
Seoul National University, Seoul, Korea 850μW功耗，2-5GHz频率范围
ISSCC 2025Session 22Memory
A 0.275pJ/b 42Gb/s/pin Clock-Referenced PAM3 Transceiver
Tolerant to Supply Noise, Reference Offset and Crosstalk for, Chiplets and Short-Reach Memory Interfaces
本文提出了一种基于时钟参考的PAM3收发器，用于解决芯片间接口中单端PAM3信令面临的参考电压生成面积大、收发参考匹配困难等问题，实现了0.275pJ/b的能效和42Gb/s/pin的数据速率。
▸采用时钟参考代替传统参考电压生成器，消除了大面积Vrefp/Vrefn发生器，降低了面积和功耗。
▸通过时钟参考技术改善收发器参考匹配，增强对电源噪声、参考偏移和串扰的容忍性。
Kahyun Kim1, Jung-Hun Park2, Ha-Jung Park1, Jia Park1, Jihee 0.275pJ/b, 42Gb/s/pin
ISSCC 2022Session 7Memory
A 512Gb In-Memory-Computing 3D-NAND Flash Supporting Similar-Vector-Matching Operations on Edge-AI Devices
Han-Wen Hu1,2, Wei-Chen Wang1,3, Chung-Kuang Chen1, Yung-Chun Lee1,
本文提出了一款512Gb的存内计算3D NAND闪存，支持相似向量匹配操作，适用于边缘AI设备。该设计在3D NAND中直接实现计算，解决了传统架构中数据移动的瓶颈，适用于人脸搜索和音频纹理等机器学习任务。
▸在3D NAND闪存中实现存内计算，支持相似向量匹配操作
▸高容量512Gb设计，适用于边缘AI设备的大规模数据处理
512Gb容量
ISSCC 2022Session 7Memory
A 1Tb 3b/Cell 8th-Generation 3D-NAND Flash Memory with 164MB/s Write Throughput and a 2.4Gb/s Interface
Moosung Kim, Sung Won Yun, Jungjune Park, Hyun Kook Park, Jungyu Lee,
论文介绍了一款1Tb容量、3bit/单元的第八代3D NAND闪存，实现了164MB/s的写入吞吐量和2.4Gb/s的接口速度，以满足数据量指数增长对更高密度和更快速度的需求。
▸采用第8代3D NAND技术，实现1Tb高密度存储和3b/cell多级单元方案。
▸优化写入路径和接口电路，实现164MB/s写入吞吐量和2.4Gb/s高速接口。
ISSCC 2022Session 7Memory
A 1-Tb Density 4b/Cell 3D-NAND Flash on 176-Tier Technology with 4-Independent Planes for Read using CMOS-Under-the-Array
Ted Pekny1, Luyen Vu1, Jeff Tsai1, Dheeraj Srinivasan1, Erwin Yu1,
本文实现了一款1Tb容量、4b/cell的3D-NAND闪存，采用176层技术和CMOS-under-the-Array架构，通过4独立平面读取提高并行性，位密度达到14.7Gb/mm2。
▸采用176层堆叠和4b/cell技术实现1Tb高密度存储，位密度达14.7Gb/mm2。
▸引入4独立平面读取架构，支持多平面并行操作，提升读性能。
ISSCC 2022Session 7Memory
A 1-Tb 4b/Cell 4-Plane 162-Layer 3D Flash Memory with a 2.4-Gb/s I/O Speed Interface
Jong Yuh1, Jason Li1, Heguang Li1, Yoshihiro Oyama1, Cynthia Hsu1,
本文实现了一款1Tb容量、4b/单元（QLC）、4平面、162层堆叠的3D NAND闪存芯片，并集成了2.4Gb/s的高速I/O接口，旨在提升存储密度和数据传输速率。
▸采用4b/单元（QLC）技术实现1Tb高密度存储，相比TLC显著提升容量。
▸通过162层3D堆叠和4平面架构优化并行性，提高读写性能。
ISSCC 2022Session 28Memory
A Supply-Noise-Induced Jitter-Cancelling Clock Distribution Network for LPDDR5 Mobile DRAM featuring a 2nd-order Adaptive Filter
Yeonwook Jung*1, Seongseop Lee*2, Hyojun Kim3, SeongHwan Cho4
针对LPDDR5移动DRAM中电源噪声引起的时钟抖动问题，提出了一种带二阶自适应补偿的时钟分配网络，在低功耗下有效抑制了抖动。
▸提出二阶自适应抖动消除电路，实时补偿电源噪声引起的时钟抖动。
▸时钟分配网络集成自适应机制，无需传统电压调节器，降低了功耗和面积。
Samsung Electronics, Hwaseong-si, Korea
ISSCC 2022Session 28Memory
A 20-Gb/s/pin 0.0024-mm2 Single-Ended DECS TRX with CDR-less Self-Slicing/Auto-Deserialization to Improve Tolerance on Duty Cycle Error and RX Supply Noise for DCC/CDR-less Short-Reach Memory Interfaces
Jaeyoung Seo1, Sooeun Lee2, Myungguk Lee1, Changjae Moon1, Byungsub Kim1
该论文提出了一种采用单端DECS收发器的20 Gb/s/pin接口，通过无CDR的自切片和自动解串技术，提高了对数据抖动的容忍度，并减少了时钟和数据路径失配的影响。
▸提出CDR-less自切片/自动解串技术，消除传统CDR导致的时钟与数据路径失配问题。
▸采用单端DECS结构，利用参考时钟代替参考电压，改善电源抑制并抑制共模噪声。
Pohang University of Science and Technology, Pohang, Korea
ISSCC 2022Session 28Memory
A 78.8fJ/b/mm 12.0Gb/s/Wire Capacitively Driven On-Chip Link Over 5.6mm with an FFE-Combined Ground-Forcing Biasing Technique for DRAM Global Bus Line in 65nm CMOS
Sangyoon Lee, Jaekwang Yun, Suhwan Kim
本文提出了一种电容驱动的片上链路，通过结合前馈均衡（FFE）和地强制偏置技术，在5.6mm的DRAM全局总线长度上实现了12.0Gb/s/线的数据速率和78.8fJ/b/mm的能效。该设计解决了传统中继器驱动片上互连的功耗和面积限制，提高了DRAM接口的带宽效率。
▸采用电容驱动取代传统中继器，显著降低片上长互连的功耗和延迟。
▸提出FFE结合地强制偏置技术，补偿信道损耗并抑制串扰，实现高速传输。
Seoul National University, Seoul, Korea 78.8fJ/b/mm能效，12.0Gb/s/线速率，5.6mm线长
ISSCC 2022Session 28Memory
A 0.385-pJ/bit 10-Gb/s TIA-Terminated Di-Code Transceiver
with Edge-Delayed Equalization, ECC, and Mismatch, Calibration for HBM Interfaces
本文提出了一种用于HBM接口的TIA端接双码收发器，通过边缘延迟均衡、ECC和失配校准技术，在10 Gb/s速率下实现了0.385 pJ/bit的能效，解决了高带宽内存接口中功耗与数据速率之间的矛盾。
▸提出TIA端接的双码收发器架构，结合边缘延迟均衡技术，有效降低信号反射和码间干扰。
▸集成ECC和失配校准机制，提升信号完整性和系统可靠性，同时降低功耗。
0.385 pJ/bit @ 10 Gb/s
ISSCC 2022Session 28Memory
A 20 Gb/s/pin 1.18pJ/b 1149µm2 Single-Ended Inverter-based 4-tap Addition-Only Feed-Forward Equalization Transmitter with Improved Robustness to Coefficient Errors in 28nm CMOS
Changjae Moon, Jaeyoung Seo, Myungguk Lee, Iksu Jang, Byungsub Kim
提出了一种基于反相器的单端4抽头前馈均衡发射机，用于DRAM接口，实现了20 Gb/s/pin的数据率、1.18pJ/b的能效和1149µm²的面积。通过匹配远端端接50Ω改善信号完整性，并采用加法-only结构简化电路。
▸采用单端反相器基的4抽头前馈均衡（AFFE）结构，实现加法-only操作，降低复杂度和功耗。
▸通过匹配远端终端50Ω的方法提升反相器电压摆幅，改善信号完整性。
20 Gb/s/pin, 1.18pJ/b, 1149µm²
ISSCC 2022Session 28Memory
A 16Gb 9.5Gb/s/pin LPDDR5X SDRAM with Low-Power Schemes Exploiting Dynamic Voltage-Frequency Scaling and Offset-Calibrated Readout Sense Amplifiers in a Fourth Generation 10nm DRAM Process
Dae-Hyun Kim, Byungkyu Song, Hyun-a Ahn, Woongjoon Ko, Sunggeun Do,
本文提出了一款16Gb容量、9.5Gb/s/pin数据速率的LPDDR5X SDRAM，通过动态电压频率缩放（DVFS）和偏移校准技术实现了低功耗运行，解决了高性能移动DRAM的功耗问题。
▸采用动态电压频率缩放技术，根据工作负载动态调整电压和频率，降低功耗。
▸引入偏移校准方案，补偿信号路径中的偏差，提高数据接口的可靠性。
ISSCC 2022Session 28Memory
A 16Gb 27Gb/s/pin T-coil based GDDR6 DRAM with
Merged-MUX TX, Optimized WCK Operation, and, Alternative-Data-Bus
该论文提出了一款16Gb容量的GDDR6 DRAM，采用T-coil、合并MUX发射器、优化WCK操作和替代数据总线等创新技术，实现了27Gb/s/pin的数据速率。解决了高速DRAM接口中的信号完整性、功耗和频率覆盖范围等关键问题。
▸采用T-coil结构改善高频信号完整性，支持宽范围数据速率。
▸通过合并MUX发射器（Merged-MUX TX）降低功耗并提高信号质量。
16Gb容量, 27Gb/s/pin数据速率
ISSCC 2022Session 28Memory
A 192-Gb 12-High 896-GB/s HBM3 DRAM with a TSV AutoCalibration Scheme and Machine-Learning-Based Layout Optimization
Myeong-Jae Park, Ho Sung Cho, Tae-Sik Yun, Sangjin Byeon, Young Jun Koo,
本文提出了一款192Gb容量、12层堆叠、带宽达896GB/s的HBM3 DRAM，通过TSV自动校准方案和基于机器学习的布局优化技术，解决了高带宽存储器中TSV信号完整性和布局效率问题。
▸提出TSV自动校准方案，提高TSV通道的可靠性和信号完整性
▸采用基于机器学习的布局优化技术，提升高密度堆叠DRAM的性能和面积效率
192Gb容量, 12-high堆叠, 896GB/s带宽
ISSCC 2021Session 30Memory170+字线层3D NAND工艺
A 1Tb 3b/Cell 3D-Flash Memory in a 170+ Word-Line-Layer Technology
Tsutomu Higuchi1, Takuyo Kodama1, Koji Kato1, Ryo Fukuda1, Naoya Tokiwa1,
本文实现了一款1Tb容量的3D NAND闪存，采用每单元3比特（TLC）和170+字线层堆叠技术，显著提升了存储密度和容量，解决了大容量非易失性存储的需求。
▸实现了170+字线层的高堆叠3D NAND工艺，大幅提升存储密度。
▸采用3b/cell（TLC）技术，在保持可靠性的同时提高单位面积存储容量。
1Tb容量, 3b/cell, 170+字线层
ISSCC 2021Session 30Memory
A 512Gb 3b/Cell 7th-Generation 3D-NAND Flash Memory with 184MB/s Write Throughput and 2.0Gb/s Interface
Jiho Cho, D. Chris Kang, Jongyeol Park, Sang-Wan Nam, Jung-Ho Song,
本文介绍了一款512Gb、3b/cell的第七代3D-NAND闪存，实现了184MB/s的写入吞吐量和2.0Gb/s的接口速度。该设计通过改进的编程算法和高速接口技术，解决了大容量存储中写入性能与数据速率提升的挑战。
▸采用第七代3D-NAND技术，通过优化单元结构和编程方案，实现了3b/cell的高密度存储。
▸引入高速接口设计，支持2.0Gb/s的数据传输速率，显著提升读写性能。
184MB/s写入吞吐量, 2.0Gb/s接口速度
ISSCC 2021Session 30Memory144-Tier 3D NAND
A 1Tb 4b/Cell 144-Tier Floating-Gate 3D-NAND Flash Memory with 40MB/s Program Throughput and 13.8Gb/mm2 Bit Density
Ali Khakifirooz1, Sriram Balasubrahmanyam2, Richard Fastow1,
本文提出一款1Tb容量、4b/cell（QLC）的144层浮栅3D NAND闪存，实现了40MB/s的编程吞吐量和13.8Gb/mm²的位密度，通过从TLC向QLC的转变显著提升了存储密度。
▸采用144层堆叠技术，实现高集成度
▸实现4b/cell（QLC）操作，较TLC提升33%位密度
40MB/s Program Throughput; 13.8Gb/mm² Bit Density
ISSCC 2021Session 30Memory
A 176-Stacked 512Gb 3b/Cell 3D-NAND Flash with 10.8Gb/mm2 Density with a Peripheral Circuit Under Cell Array Architecture
Jae-Woo Park, Doogon Kim, Sunghwa Ok, Jaebeom Park, Taeheui Kwon,
该论文提出了一款176层堆叠的512Gb 3b/cell 3D-NAND闪存，采用外围电路置于存储阵列下方（PUC）架构，实现了10.8Gb/mm2的高存储密度，解决了数据增长对更高密度存储的需求。
▸首次实现176层堆叠的3D-NAND闪存，显著提升存储容量和密度。
▸采用3b/cell（每单元3比特）存储技术，在保持可靠性的同时提高单位面积存储密度。
10.8Gb/mm2 density, 512Gb capacity
ISSCC 2021Session 25Memory
An 8Gb GDDR6X DRAM Achieving 22Gb/s/pin with Single-Ended PAM4 Signaling
Timothy M. Hollis1, Ronny Schneider2, Martin Brox2, Thomas Hein2,
本文提出了一款8Gb GDDR6X DRAM，采用单端PAM4信令实现了22Gb/s/pin的数据传输速率。通过创新信号编码和电路设计，解决了高带宽内存接口的功耗和信号完整性挑战。
▸首次在GDDR6X DRAM中采用单端PAM4信令，将每引脚速率提升至22Gb/s。
▸通过优化的均衡和时钟电路，在有限功耗预算内实现了超高数据率下的可靠通信。
22Gb/s/pin
ISSCC 2021Session 25Memory第三代10nm DRAM
A 16Gb Sub-1V 7.14Gb/s/pin LPDDR5 SDRAM Applying a
Mosaic Architecture with a Short-Feedback 1-Tap DFE, an, FSS Bus with Low-Level Swing and an Adaptively Controlled
本文提出了一款16Gb容量、工作电压低于1V、数据速率达7.14Gb/s/pin的LPDDR5 SDRAM。通过采用Mosaic架构、短反馈1-tap判决反馈均衡器（DFE）、FSS总线以及低电平体偏置技术，在第三代10nm DRAM工艺上实现了高性能与低功耗。
▸提出Mosaic架构，优化了DRAM内部数据路径和布局，提升带宽和能效。
▸采用短反馈1-tap DFE，有效补偿高速信号传输中的信道损耗，提高数据眼图裕度。
16Gb容量, Sub-1V电压, 7.14Gb/s/pin数据速率
JSSC 期刊论文
全部 470 篇 →
JSSC 2025 第1期
A 16 Gb 37 Gb s GDDR7 DRAM With PAM3 Optimized TRX Equalization and ZQ Calibrat
一篇关于16Gb 37Gb/s GDDR7 DRAM的论文，重点介绍了PAM3优化的TRX均衡和ZQ校准技术。
JSSC 2025 第1期
A 28 nm 199 to 2585 TOPS W 8b Digital Computing in Memory Processor With Two Cy
28纳米工艺下实现199至2585 TOPS/W的8位数字存内计算处理器
JSSC 2025 第1期
An Edge Accelerator With 5 MB of 0256 pJ bit Embedded RRAM and a Localization S
一款集成5MB RRAM的边缘加速器，具备低功耗和高性能特性。
JSSC 2025 第1期
An Integer Floating Point Dual Mode Gain Cell Computing in Memory Macro for Adv
一篇关于IEEE JSSC期刊论文的分析，标题为'An Integer Floating Point Dual Mode Gain Cell Computing in Memory Macro for Adv'
JSSC 2025 第1期
PICO RAM A PVT Insensitive Analog Compute In Memory SRAM Macro With In Situ Mul
该论文提出了一种PVT不敏感的模拟计算内存SRAM宏单元PICO RAM，支持原位乘法运算。
JSSC 2025 第2期
A Multiply Less Approximate SRAM Compute In Memory Macro for Neural Network Inf
一种用于神经网络推理的近似计算SRAM内存计算宏单元设计
JSSC 2025 第2期
CV CIM A Hybrid Domain Xor Derived Similarity Aware Computation in Memory Suppo
该论文提出了一种混合域异或派生相似性内存计算技术
JSSC 2025 第2期
PAICORE A 19 Million Neuron 5181 TSOPS W Digital Neuromorphic Processor With Un
PAICORE是一款拥有1900万神经元和5181 TSOPS性能的数字神经形态处理器。
JSSC 2025 第2期
TensorCIM Digital Computing in Memory Tensor Processor With Multichip Module Ba
该论文提出了一种基于多芯片模块的内存张量处理器TensorCIM，用于数字计算。
JSSC 2025 第3期
A 8-b-Precision 6T SRAM Computing-in-Memory Macro Using Segmented-Bitline Charge
提出一种新型SRAM-CIM结构，采用分段位线电荷共享方案，实现低能耗高信号容限的乘累加操作。
JSSC 2025 第3期
A 915-1220 TOPSW 976-1301 GOPS Hybrid In-Memory Computing Based Always-On Image
提出一种基于混合内存计算的始终开启图像处理器，用于神经形态视觉传感器的图像恢复和区域提议。
JSSC 2025 第3期
T-PIM An Energy-Efficient Processing-in-Memory Accelerator for End-to-End On-Devi
T-PIM是一种支持端到端设备上训练的高能效内存计算加速器。
JSSC 2025 第3期
TTCIM A Tensor-Train In-Memory-Computing Processor Using Bit-Level-Sparsity Opti
提出TT@CIM处理器，利用张量分解和位级稀疏优化技术提升内存计算能效。
JSSC 2025 第4期
A 08 V BJT Based Temperature Sensor With an Inaccuracy of 04 C 3 From 40 C to 1
该论文提出了一种基于BJT的0.8V温度传感器，在-40°C至125°C范围内精度为±0.4°C。
JSSC 2025 第4期
A 65 nm General Purpose Compute in Memory Processor Supporting Both General Pro
一篇关于65纳米通用内存计算处理器的IEEE JSSC期刊论文
JSSC 2025 第4期
A CMOS Flash LiDAR Sensor With In Pixel Zoom Histogramming Time to Digital Conv
一种带有像素内缩放直方图时间数字转换器的CMOS闪光激光雷达传感器
JSSC 2025 第4期
Dyamond Compact and Efficient 1T1C DRAM IMC Accelerator With Bit Column Additio
Dyamond 提出了一种紧凑高效的1T1C DRAM IMC加速器，支持位列加法操作。
JSSC 2025 第5期
A Fully Row Column Parallel MRAM in Memory Computing Macro With Memory Resistan
一篇关于全行列并行MRAM内存计算宏的IEEE JSSC论文
JSSC 2025 第5期
A Variation Tolerant Continuous Time Ising Machine With eDRAM Based Spin Intera
提出一种基于eDRAM的自旋交互连续时间Ising机，具有高容错性。
JSSC 2025 第6期
A 16 kB 65 nm GC eDRAM Macro With Internal Bias Voltage Generation Providing Ov
一篇关于65nm工艺下16kB GC eDRAM宏的论文，重点介绍内部偏置电压生成技术。
JSSC 2025 第6期
Dual Input Stacked Inverter Based Single Ended DRAM Sense Amplifier Using BL Sw
基于双输入堆叠反相器的单端DRAM感测放大器设计
JSSC 2025 第7期
Enabling Energy Efficient Homomorphic Encryption Evaluation via eDRAM Based In
通过基于eDRAM的设计实现高效能同态加密评估。
JSSC 2025 第7期
HUNBN a 16 nm Digital In Memory Compute SoC for Edge CNN Application Achieving
一款16nm数字内存计算SoC，专为边缘CNN应用设计。
JSSC 2025 第8期
A 05 V 125 MHz 256 Kb 22 nm SRAM With 10 aJ bit Active Energy and 10 pW bit Shu
一种低功耗高性能的22纳米SRAM设计
JSSC 2025 第8期
A 128 kbit Approximate Search Capable Content Addressable Memory CAM With Tunab
一种具有可调近似搜索功能的128 kbit内容可寻址存储器
JSSC 2025 第8期
A 22 nm Delta Sigma Computing In Memory SRAM Macro With Near Zero Mean Outputs
22nm工艺下实现近零均值输出的Delta Sigma计算内存SRAM宏
JSSC 2025 第8期
An 800 MHz 817 TOPS W 063 TOPS mm2 Memory Utilization Aware CNN Accelerator Fea
一款800 MHz、817 TOPS/W、0.63 TOPS/mm²的CNN加速器，注重内存利用率优化。
JSSC 2025 第8期
An Energy Efficient POSIT Compute in Memory Macro for High Accuracy AI Applicat
一种用于高精度AI应用的高能效POSIT存内计算宏
JSSC 2025 第9期
A 0028 mm2 32 MHz RC Frequency Reference With an Inaccuracy of 900 ppm From 40
一种面积0.0028mm²、频率32MHz、误差900ppm的RC频率基准设计
JSSC 2025 第9期
A 769 ppm K Nano Watt PVT Insensitive CMOS Voltage Reference Operating From 4 t
一款低功耗、高稳定性的CMOS电压基准源，工作电压低至4t。