JSSC Memory — ISSCC & JSSC 知识库

JSSC 2025第1期MemoryEqualizerDRAM

A 16 Gb 37 Gb s GDDR7 DRAM With PAM3 Optimized TRX Equalization and ZQ Calibrat

一篇关于16Gb 37Gb/s GDDR7 DRAM的论文，重点介绍了PAM3优化的TRX均衡和ZQ校准技术。

16Gb, 37Gb/s

JSSC 2025第1期Memory

A 28 nm 199 to 2585 TOPS W 8b Digital Computing in Memory

28纳米工艺下实现199至2585 TOPS/W的8位数字存内计算处理器

28nm CMOS, 199 to 2585 TOPS/W, 8b precision

JSSC 2025第1期MemoryEmerging Memory

An Edge Accelerator With 5 MB of 0256 pJ bit Embedded RRAM and a Localization S

一款集成5MB RRAM的边缘加速器，具备低功耗和高性能特性。

0256 pJ/bit, 5MB RRAM

JSSC 2025第1期Memory

An Integer Floating Point Dual Mode Gain Cell Computing in Memory Macro for Adv

一篇关于IEEE JSSC期刊论文的分析，标题为'An Integer Floating Point Dual Mode Gain Cell Computing in Memory Macro for Adv'

关键性能指标（如：28nm CMOS, 1.2V, 100MS/s）

JSSC 2025第1期MemorySRAM

PICO RAM A PVT Insensitive Analog Compute In Memory SRAM Macro

该论文提出了一种PVT不敏感的模拟计算内存SRAM宏单元PICO RAM，支持原位乘法运算。

无

JSSC 2025第2期MemorySRAM

A Multiply Less Approximate SRAM Compute In Memory Macro for Neural

一种用于神经网络推理的近似计算SRAM内存计算宏单元设计

无

JSSC 2025第2期Memory

TensorCIM Digital Computing in Memory Tensor Processor

该论文提出了一种基于多芯片模块的内存张量处理器TensorCIM，用于数字计算。

无

JSSC 2025第3期MemorySRAMCIM

A 8-b-Precision 6T SRAM Computing-in-Memory Macro Using Segmented-Bitline Charge-Sharing Scheme for AI

提出一种新型SRAM-CIM结构，采用分段位线电荷共享方案，实现低能耗高信号容限的乘累加操作。

28nm CMOS, 7.2ns计算延迟, 22.75 TOPS/W能效

JSSC 2025第3期Memory

A 915-1220 TOPS/W, 976-1301 GOPS Hybrid In-Memory Computing Based Always-On Image Processing for Neuromorphic Vision Sensors

提出一种基于混合内存计算的始终开启图像处理器，用于神经形态视觉传感器的图像恢复和区域提议。

915-1220 TOPS/W, 976-1301 GOPS

JSSC 2025第3期MemoryCIM

T-PIM: An Energy-Efﬁcient Processing-in-Memory Accelerator for End-to-End On-Device Training

T-PIM是一种支持端到端设备上训练的高能效内存计算加速器。

无

JSSC 2025第3期MemorySRAMCIM

TT@CIM: A Tensor-Train In-Memory-Computing Processor Using Bit-Level-Sparsity Optimization and V ariable Precision Quantization Ruiqi Guo , Zhiheng Y ue ,X i nS i , Hao Li, Te Hu, Limei Tang, Y abing Wang

提出TT@CIM处理器，利用张量分解和位级稀疏优化技术提升内存计算能效。

28nm CMOS, 峰值能效5.99-691.13 TOPS/W

JSSC 2025第4期Memory

A 65 nm General Purpose Compute in Memory Processor

一篇关于65纳米通用内存计算处理器的IEEE JSSC期刊论文

65nm CMOS, 1.2V

JSSC 2025第4期MemoryDRAM

Dyamond Compact and Efficient 1T1C DRAM IMC Accelerator

Dyamond 提出了一种紧凑高效的1T1C DRAM IMC加速器，支持位列加法操作。

无

JSSC 2025第5期MemoryEmerging Memory

A Fully Row Column Parallel MRAM in Memory Computing

一篇关于全行列并行MRAM内存计算宏的IEEE JSSC论文

无

JSSC 2025第5期MemoryDRAM

A Variation Tolerant Continuous Time Ising Machine With eDRAM Based

提出一种基于eDRAM的自旋交互连续时间Ising机，具有高容错性。

无

JSSC 2025第6期MemoryDRAM

A 16 kB 65 nm GC eDRAM Macro With Internal Bias

一篇关于65nm工艺下16kB GC eDRAM宏的论文，重点介绍内部偏置电压生成技术。

16kB, 65nm

JSSC 2025第6期MemoryDRAMNeural Network Accelerator

Dual Input Stacked Inverter Based Single Ended DRAM Sense Amplifier Using BL Sw

基于双输入堆叠反相器的单端DRAM感测放大器设计

无

JSSC 2025第7期MemoryDRAM

Enabling Energy Efficient Homomorphic Encryption Evaluation via eDRAM

通过基于eDRAM的设计实现高效能同态加密评估。

28nm CMOS, 1.2V, 100MS/s

JSSC 2025第7期Memory

HUNBN a 16 nm Digital In Memory Compute SoC for Edge CNN

一款16nm数字内存计算SoC，专为边缘CNN应用设计。

16nm CMOS

JSSC 2025第8期MemorySRAM

A 05 V 125 MHz 256 Kb 22 nm SRAM With 10 aJ bit Active Energy and 10 pW bit Shu

一种低功耗高性能的22纳米SRAM设计

22 nm CMOS, 0.5V, 125 MHz

JSSC 2025第8期Memory

A 128 kbit Approximate Search Capable Content Addressable Memory CAM

一种具有可调近似搜索功能的128 kbit内容可寻址存储器

无

JSSC 2025第8期MemoryDelta-Sigma ADCSRAM

A 22 nm Delta Sigma Computing In Memory SRAM Macro With

22nm工艺下实现近零均值输出的Delta Sigma计算内存SRAM宏

22nm CMOS, 未提供电压及速度

JSSC 2025第8期Memory

An 800 MHz 817 TOPS W 063 TOPS mm2 Memory Utilization Aware CNN

一款800 MHz、817 TOPS/W、0.63 TOPS/mm²的CNN加速器，注重内存利用率优化。

800 MHz, 817 TOPS/W, 0.63 TOPS/mm²

JSSC 2025第8期Memory

An Energy Efficient POSIT Compute in Memory Macro for High Accuracy AI Applicat

一种用于高精度AI应用的高能效POSIT存内计算宏

无

JSSC 2025第9期Memory

A Computing in Memory Engine Supporting One Shot Floating Point NN Inference an

支持单次浮点神经网络推理的内存计算引擎

无

JSSC 2025第9期MemoryNeural Network Accelerator

Digital In Memory Compute for Machine Learning Applications With Input and Mode

该论文提出了一种用于机器学习应用的数字内存计算架构，支持输入和模式切换。

无

JSSC 2025第9期Memory

VISTA A Memory Efficient CNN Processor for Video and

VISTA是一种针对视频和图像时空处理的存储器高效CNN处理器。

无

JSSC 2025第10期MemorySRAMCIM

Hybrid SRAM/ROM Compute-in-Memory Architecture for High Task-Level Energy Efficiency in Transformer Models With 8928-kb/mm 2 Density in 28nm CMOS

首款超高密度SRAM/ROM混合存内计算架构，提升Transformer模型能效。

22-Mb ROM CiM, 896-kb SRAM CiM, 8928 kb/mm² 重量密度

JSSC 2025第11期MemorySRAMCIM

Hybrid SRAM/ROM Compute-in-Memory Architecture for High Task-Level Energy Efficiency in Transformer Models With 8928-kb/mm 2 Density in 28nm CMOS

首次提出超高密度SRAM/ROM混合存内计算架构，用于变压器模型的多位乘累加运算。

22-Mb ROM CiM, 896-kb SRAM CiM, 8928 kb/mm²

JSSC 2024第1期MemorySRAM

A Floating-Point 6T SRAM In-Memory-Compute Macro Using Hybrid-Domain Structure for Advanced AI

提出一种混合域结构的浮点6T SRAM内存计算宏，实现高能效和高精度

72.14 TFLOPS/W (BF16输入/权重, FP32输出, 128次累加)

JSSC 2024第1期MemorySRAMEmerging Memory

A Heterogeneous RRAM In-Memory and SRAM Near-Memory SoC for Fused Frame and Event-Based Target Identification and

提出一种异构RRAM内存计算和SRAM近内存计算的SoC，用于融合帧和事件视觉处理。

40nm TSMC ULP工艺

JSSC 2024第1期MemoryCIM

A Nonvolatile AI-Edge Processor With SLC–MLC Hybrid ReRAM Compute-in-Memory Macro Using Current–V oltage-Hybrid Readout Scheme Hung-Hsi Hsu

提出一种采用混合模式ReRAM的非易失性AI边缘处理器，解决能效与计算延迟问题。

22nm工艺, 51.4 TOPS/W, 472.7µs唤醒响应时间, 67.2 TOPS/W（8位输入/8位权重/22-24位输出）

JSSC 2024第1期MemoryEmerging MemoryNeural Network Accelerator

An 8b-Precision 8-Mb STT-MRAM Near-Memory-Compute Macro Using Weight-Feature and Input-Sparsity Aware Schemes for Energy-Efficient Edge AI Devices

提出一种基于STT-MRAM的8位精度近存计算宏，采用系统-电路协同设计解决能效和延迟问题。

22nm STT-MRAM, 436GB/s读取带宽, 20ns计算延迟, 53.6-190.2 TOPS/W能效

JSSC 2024第1期MemoryDRAM

DynaPlasia: An eDRAM In-Memory Computing-Based Reconfigurable Spatial Accelerator With Triple-Mode Cell

DynaPlasia是一种基于eDRAM内存计算的可重构空间加速器，通过动态可重构核心架构和新型三模式单元提升能效和面积效率。

28nm CMOS, 20.25mm² die area, 9.6Mb cell capacity, 19.5 TOPS peak throughput, 56.0 TOPS/W peak efficiency

JSSC 2024第1期MemoryCIM

MulTCIM: Digital Computing-in-Memory-Based Multimodal Transformer Accelerator With Attention-Token-Bit

MulTCIM是一种基于数字内存计算的Transformer加速器，通过混合稀疏性优化能效。

2.24 µJ/Token, 2.50×–5.91×能效提升

JSSC 2024第2期MemorySRAM

A 0.05-mm 2 2.91-nJ/Decision Keyword-Spotting (KWS) Chip Featuring an Always-Retention 5T-SRAM in 28-nm CMOS Fei Tan , Student Member , IEEE

一款低功耗、高精度的关键词识别芯片，采用28nm CMOS工艺，实现2.91µW功耗和90%准确率。

28nm CMOS, 2.91µW, 2.91nJ/decision, 2ms/decision, 0.05mm² core area

JSSC 2024第2期Memory

A 134 × 132 4-Tap CMOS Indirect Time-of-Flight Range Imager Using In-Pixel Memory Array With 10 Kfps High-Speed Mode and High Precision Mode Chia-Chi Kuo , Student Member , IEEE

本文介绍了一种高速4抽头间接飞行时间CMOS成像器，具有高精度和高速深度成像能力。

22.4 H × 16V µm像素尺寸，134 H × 132V 4抽头像素阵列，<1.82%深度噪声（高速模式），<1.77%深度噪声（高精度模式）

JSSC 2024第2期MemorySRAMNeural Network Accelerator

An SRAM-Based Reconfigurable Cognitive Computation Matrix for Sensor Edge Applications Sheng-Yu Peng

提出了一种适用于传感器边缘应用的SRAM可重构认知计算矩阵，支持多象限乘法和多种激活函数。

0.18-µm CMOS, 3.355 TOPS/W

JSSC 2024第3期MemoryCIM

A 4-bit Calibration-Free Computing-In-Memory Macro With 3T1C Current-Programed D

提出一种无需校准的4位电流编程存内计算宏，采用3T1C eDRAM单元，提升能效和精度。

65nm CMOS, 233-304 TOPS/W, 0.4ms刷新间隔, CIFAR10 >90%推理准确率

JSSC 2024第3期MemorySRAM

DIMCA: An Area-Efficient Digital In-Memory Computing Macro Featuring Approximate Arithmetic Hardware in 28 nm Chuan-Tung Lin

提出一种新型数字内存计算宏DIMCA，通过近似算术提高面积效率，同时保持计算密度。

327 kb/mm², 458–990 TOPS/W, 8.27–392 TOPS/mm², 90.41% accuracy for CIFAR-10

JSSC 2024第4期MemoryEmerging Memory

A 22-nm 32-Mb Embedded STT-MRAM Macro Achieving 59-ns Random Read Access and 74-

22纳米32Mb嵌入式STT-MRAM宏，实现59ns随机读取和74%写入能耗降低。

22nm CMOS, 59ns随机读取, 7.4MB/s写入吞吐量

JSSC 2024第4期MemorySRAM

A 3-nm FinFET 276-Mbitmm 2 Single-Port 6T SRAM Enabling 04812 V Wide Operating R

提出一种3nm FinFET 6T SRAM宏，采用远端预充电和弱位跟踪电路，提升读写速度并扩展工作电压范围。

0.48-1.2V宽电压工作，1.9GHz@0.75V，27.6Mbit/mm²密度

JSSC 2024第4期MemorySRAM

A 4.13-GHz UHS Pseudo Two-Port SRAM With BL Charge Time Reduction and Flying Word-Line for HPC Applications in 4-nm FinFET Technology Jeongkyun Kim , Byungho Yook, Youngo Lee , Taemin Choi, Kyuwon Choi, Chanho Lee, Juchang Lee, Hyeongcheol Kim, Seok Yun, Changhoon Do

4nm FinFET工艺下4.13GHz超高速伪双端口SRAM，采用BL充电时间减少和飞行字线架构。

4.13 GHz, 0.85 V, 100°C

JSSC 2024第6期MemorySRAMCIM

Cramming More Weight Data Onto Compute-in- Memory Macros for High Task-Level Energy Efficiency Using Custom ROM With 3984-kb/mm2 Density in 65-nm CMOS

提出一种基于1T-MLC ROM的存内计算宏单元，以提高存储密度和能效。

未明确提及具体性能指标

JSSC 2024第6期MemorySRAM

MACC-SRAM A Multistep Accumulation Capacitor-Coupling In-Memory Computing SRAM M

提出一种基于电容耦合的多步累加存内计算SRAM宏，用于4位深度卷积神经网络推理。

128×128 9T1C单元阵列，6位SAR ADC

JSSC 2024第7期MemoryEmerging MemoryCIM

A 65-nm RRAM Compute-in-Memory Macro for

首款基于RRAM的存内计算宏单元，专为基因组处理优化。

65nm CMOS, 1.0V, 2.07 TOPS/W, 2.12 G suffixes/J

JSSC 2024第7期MemorySRAMDRAM

A Benchmark of Cryo-CMOS Embedded SRAM/DRAMs in 40-nm CMOS Rob A. Damsteegt , Ramon W. J. Overwater

本文比较了40nm CMOS工艺下SRAM与DRAM在室温至4.2K低温下的性能，提出低温存储器设计指南。

40nm CMOS, 4.2K, 75kHz

JSSC 2024第7期MemoryEmerging Memory

A Fully Row/Column-Parallel In-Memory Computing Macro in Foundry MRAM With Differential Readout for

基于22nm FD-SOI工艺的256kb MRAM存内计算宏，采用差分读出架构解决电源和耦合噪声问题。

256kb, 22nm FD-SOI, 128-512行和512列全并行

JSSC 2024第7期MemorySRAMCIM

An 8b-Precision 6T SRAM Computing-in-Memory Macro Using Time-Domain Incremental Accumulation for AI

一种采用时域增量技术的8位精度6T SRAM存内计算宏单元，实现高能效MAC运算。

28nm CMOS, 39.31 TOPS/W能效, 6.6ns计算延迟, 8b-MAC运算, 64次累加/周期, 22b输出精度

JSSC 2024第7期MemoryEmerging Memory

EMBER: Efficient Multiple-Bits-Per-Cell Embedded RRAM Macro for High-Density

EMBER提出高效多比特RRAM宏设计，优化读写电路并提升存储密度与可靠性。

100 MHz, 64k×48=3M cells

JSSC 2024第7期MemoryCIM

PRESTO: A Processing-in-Memory-Based k-SAT Solver Using Recurrent Stochastic Neural Network With

基于存内计算的k-SAT求解器PRESTO，采用随机神经网络和混合信号电路架构

65nm CMOS, 0.4mm²核心面积, 100-500MHz工作频率, 35.4mW峰值功耗

JSSC 2024第7期MemoryEmerging Memory

Siracusa: A 16 nm Heterogenous RISC-V SoC for Extended Reality With At-MRAM Neural

16nm异构RISC-V SoC Siracusa，集成MRAM神经引擎，提升XR能效。

65.2 GOp/s/mm², 8.84 TOp/J

JSSC 2024第8期MemoryCIM

A 28-nm Floating-Point Computing-in-Memory Processor Using Intensive-CIM Sparse-

提出一种28nm浮点存内计算处理器，采用密集-稀疏架构提升能效。

28nm CMOS

JSSC 2024第8期Memory

A Scalable and Reconfigurable Bit-Serial Compute-Near-Memory Hardware Accelerator for Solving 2-D/3-D Partial

提出一种可重构、可扩展的近内存位串行硬件加速器，用于高效求解2-D/3-D偏微分方程。

65nm CMOS, 1V, 25.6MHz, 0.7nJ/1.14nJ per grid update

JSSC 2024第8期MemoryEmerging Memory

RoboVisio: A Micro-Robot Vision Domain-Specific SoC for Autonomous Navigation Enabling Fully-on-Chip Intelligence via 2-MB eMRAM

RoboVisio是一款高效灵活的专用SoC，用于微型机器人自主导航中的视觉任务。

22nm CMOS, 0.22 nJ/pixels, 3.5 TOPS/W

JSSC 2024第8期MemoryCIM

SP-PIM: A Super-Pipelined Processing-In-Memory Accelerator With Local Error Prediction for Area/Energy-Efficient On-Device Learning

SP-PIM是一种超流水线内存计算加速器，通过局部误差预测提升边缘设备学习效率。

训练速度提升7.31倍，外部内存访问减少59.09%

JSSC 2024第9期MemorySRAMCIM

A 28-nm 64-kb 31.6-TFLOPS/W Digital-Domain Floating-Point-Computing-Unit and Double-Bit 6T-SRAM Computing-in-Memory Macro for Floating-Point CNNs

提出一种基于双比特6T SRAM的浮点计算内存宏，支持高能效浮点乘加运算。

31.6 TFLOPS/W能效比，2.05 TFLOPS/mm²面积效率，支持BF16格式

JSSC 2024第9期MemoryCIM

A Compute-in-Memory Annealing Processor With Interaction Coefficient Reuse and S

提出了一种基于存内计算的数字退火处理器，用于高效解决组合优化问题。

55nm CMOS, 0.9V, 2.4fJ/spin, 402µm²/spin

JSSC 2024第9期MemoryFlash MemoryEmerging Memory

Smart Write Algorithm to Enhance Performances and Reliability of an RRAM Macro B

提出智能写入算法提升RRAM宏的性能与可靠性

128kb RRAM宏, 130nm CMOS, 28.1µA读取裕度, BER<10⁻⁷

JSSC 2024第10期MemoryEmerging Memory

AIMMI: Audio and Image Multi-Modal Intelligence via a Low-Power SoC With 2-MByte On-Chip MRAM for IoT Devices

提出了一种超低功耗多模态信号处理SoC，集成DNN引擎和音像信号处理加速器，适用于物联网场景。

3-10 TOPS/W峰值能效，功耗0.25-3.84 mW

JSSC 2024第10期MemorySRAMCIM

A 28-nm 36 Kb SRAM CIM Engine With 0.173 µm2 4T1T Cell and Self-Load-0 Weight Update for AI Inference and Training Applications Chenyang Zhao , Jinbei Fang, Xiaoli Huang, Deyang Chen, Zhiwang Guo, Jingwen Jiang , Jiawei Wang

28纳米36Kb SRAM存内计算引擎，采用0.173µm² 4T1T单元，支持自加载0权重更新。

28nm CMOS, 263.1/412.1 TOPS/W (FF/BP), 2.5/4.9 TOPS/mm² (FF/BP)

JSSC 2024第10期MemoryEmerging Memory

Algorithm 1 NE Code Example for CONV 1: procedure CONVOLUTION LAYER 2: #Load weights from MRAM to weight cache 3: LD_WEIGHT(addr_MRAM, addr_WeightCache, . . . ) 4: convolution_loop: 5: #Load activation from activation memory to local memory. Then do convolution. 6: MOV(row, col, addr_ActMem, addr_LocalMem, . . . ) 7: CONV(row, col, channel, kernel_size, stride, . . . ) 8: #Register control in NCU for for-loop

论文提出了一种基于MRAM的卷积神经网络加速器设计，优化了权重加载和卷积计算流程。

1.5-kB双端口FFT内存，8-kB乒乓存储器，支持32/64 Mel通道

JSSC 2024第10期MemoryCIM

LOG-CIM: An Energy-Efficient Logarithmic Quantization Computing-In-Memory Processor With Exponential Parallel Data Mapping and Zero-Aware 6T Dual-WL Cell

LOG-CIM处理器通过对数量化提升内存计算能效和密度。

28nm CMOS, 0.85V, 120MHz, 192 TOPS/W, 116.4 TOPS/W

JSSC 2023第1期MemoryDRAM

A 16-Gb T-Coil-Based GDDR6 DRAM With Merged-MUX TX Optimized WCK Operation and A

首款采用T-coil技术的16Gb GDDR6 DRAM，通过合并多路复用器TX和优化WCK操作实现27Gb/s/pin带宽

27 Gb/s/pin with 1.35 V

JSSC 2023第1期MemoryDRAM

A 1ynm 125V 8Gb 16GbsPin GDDR6-Based Accelerator-in-Memory Supporting 1TFLOPS MA

提出基于GDDR6的1.25V 8Gb 16Gbps内存加速器，支持深度学习操作并优化性能。

1.25V, 8Gb, 16Gbps/pin, 1TFLOPS

JSSC 2023第1期MemoryCIM

ReDCIM: Reconﬁgurable Digital Computing- In-Memory Processor With Uniﬁed FP/INT Pipeline for Cloud AI Acceleration

提出ReDCIM架构，实现高效、高精度、高灵活性的云端AI加速。

29.2 TFLOPS/W at BF16, 36.5 TOPS/W at INT8

JSSC 2023第2期Memory

A 389 TOPS/W, Always ON Region Proposal Integrated Circuit Using In-Memory C o m p u t i n gi n6 5n mC M O S Sumon Kumar Bose , Student Member , IEEE

提出一种基于9T-SRAM存内计算的区域提议网络，用于神经形态视觉传感器的能效优化。

389 TOPS/W能效, 1259 ft/s吞吐量@1Meps事件率

JSSC 2023第3期MemorySRAMCIM

A 8-b-Precision 6T SRAM Computing-in-Memory Macro Using Segmented-Bitline Charge-Sharing Scheme for AI

提出一种新型SRAM-CIM结构，提升能效并降低计算延迟。

28nm CMOS, 7.2ns计算延迟, 22.75 TOPS/W能效

JSSC 2023第3期Memory

A 915-1220 TOPS/W, 976-1301 GOPS Hybrid In-Memory Computing Based Always-On Image Processing for Neuromorphic Vision Sensors

提出一种基于混合内存计算的始终开启图像处理器，用于神经形态视觉传感器的图像恢复和区域提议。

915-1220 TOPS/W, 976-1301 GOPS

JSSC 2023第3期MemoryCIM

T-PIM: An Energy-Efﬁcient Processing-in-Memory Accelerator for End-to-End On-Device Training

T-PIM是一种支持端到端设备上训练的高效能存内计算加速器

未明确提及具体性能指标

JSSC 2023第3期MemorySRAMCIM

提出TT@CIM处理器，通过张量分解和位级稀疏优化提升内存计算能效

28nm CMOS, 5.99-to-691.13-TOPS/W峰值能效

JSSC 2023第4期MemorySRAMCIM

A Charge Domain SRAM Compute-in-Memory Macro With C-2C Ladder-Based 8-Bit MAC Unit in 22-nm FinFET Process for

提出一种基于C-2C电容梯度的8位SRAM存内计算宏单元，实现高能效与计算精度平衡。

22FFL工艺, 32.2TOPS/W能效, 4.0TOPS/mm²面积效率, 0.5%计算误差

JSSC 2023第4期MemorySRAMProcessor/CPU

An Eight-Core RISC-V Processor With Compute Near Last Level Cache in Intel 4 CMO

八核RISC-V处理器在末级缓存附近进行乘加运算，显著降低能耗。

1.15-GHz, 52×能效提升(全连接层), 29×能效提升(卷积层), 4.25×延迟降低

JSSC 2023第4期MemorySRAM

Energy-Efﬁcient High Bandwidth 6T SRAM Design on Intel 4 CMOS Technology Y

基于Intel 4 CMOS工艺的高能效高带宽6T SRAM设计

0.0300-µm² SRAM单元, 访问能耗降低>80%, 宏密度提升30%

JSSC 2023第5期MemoryNeural Network Accelerator

A Fully Bit-Flexible Computation in Memory Macro Using Multi-Functional Computing Bit Cell and Embedded Input Sparsity Sensing Chun-Y en Y ao , Tsung-Y en Wu , Han-Chung Liang, Y u-Kai Chen

提出一种全比特灵活的内存计算宏单元，具有高能效和小面积。

28nm CMOS, 27.7 TOPS/mm², 291 TOPS/W

JSSC 2023第5期Memory

An In-Memory-Computing Charge-Domain Ternary CNN Classiﬁer Xiangxing Y ang , Member , IEEE

提出一种基于电荷域计算的三元神经网络分类器，实现高效低功耗的MNIST分类。

40nm LP CMOS, 549 FPS, 96 µW, 97.1% MNIST准确率, 0.18 µJ/分类

JSSC 2023第5期MemorySRAM

In Situ Storing 8T SRAM-CIM Macro for Full-Array

提出一种双向8T SRAM-CIM宏单元，实现全阵列布尔逻辑运算和原位存储，提升计算效率和能效。

28nm CMOS, 0.66V, 1851.4 GOPS, 270.5 TOPS/W

JSSC 2023第5期Memory

PIMCA: A Programmable In-Memory Computing Accelerator for Energy-Efﬁcient DNN Inference Bo Zhang , Student Member , IEEE

提出一种可编程存内计算加速器PIMCA，用于低精度DNN推理，实现高能效计算。

28nm CMOS, 1V, 42MHz, 437 TOPS/W, 49 TOPS

JSSC 2023第7期MemorySRAM

A 7-nm FinFET 12-TBsmm 2 3D-Stacked SRAM Module With 07-pJb Inductive Coupling I

7纳米FinFET工艺下开发的3D堆叠SRAM模块，采用电感耦合技术实现低功耗高速通信

0.7 pJ/bit, 8.5 Gb/s/link, 1.2-TB/s/mm2

JSSC 2023第7期MemorySRAMNeural Network Accelerator

Disturbance Aware Dynamic Power Reduction in Synchronous 2RW Dual-Port 8T SRAM by Self-Adjusting Wordline Pulse Timing Y oshisato Y okoyama ,K o j iN i i , Senior Member , IEEE, Y uichiro Ishii

提出一种动态功耗降低技术，通过自适应字线脉冲控制减少双端口8T SRAM的读写功耗。

40nm/28nm/7nm Fin-FET, 读写功耗分别降低6%-13%和13%-28%, 无速度损失

显示前80篇，共 376 篇