SRAM — ISSCC & JSSC 知识库

JSSC 2025第1期MemorySRAM

PICO RAM A PVT Insensitive Analog Compute In Memory SRAM Macro With In Situ Mul

该论文提出了一种PVT不敏感的模拟计算内存SRAM宏单元PICO RAM，支持原位乘法运算。

无

JSSC 2025第2期MemorySRAM

A Multiply Less Approximate SRAM Compute In Memory Macro for Neural Network Inf

一种用于神经网络推理的近似计算SRAM内存计算宏单元设计

无

JSSC 2025第3期MemorySRAMCIM

A 8-b-Precision 6T SRAM Computing-in-Memory Macro Using Segmented-Bitline Charge

提出一种新型SRAM-CIM结构，采用分段位线电荷共享方案，实现低能耗高信号容限的乘累加操作。

28nm CMOS, 7.2ns计算延迟, 22.75 TOPS/W能效

JSSC 2025第3期MemorySRAMCIM

TTCIM A Tensor-Train In-Memory-Computing Processor Using Bit-Level-Sparsity Opti

提出TT@CIM处理器，利用张量分解和位级稀疏优化技术提升内存计算能效。

28nm CMOS, 峰值能效5.99-691.13 TOPS/W

JSSC 2025第8期MemorySRAM

A 05 V 125 MHz 256 Kb 22 nm SRAM With 10 aJ bit Active Energy and 10 pW bit Shu

一种低功耗高性能的22纳米SRAM设计

22 nm CMOS, 0.5V, 125 MHz

JSSC 2025第8期MemoryDelta-Sigma ADCSRAM

A 22 nm Delta Sigma Computing In Memory SRAM Macro With Near Zero Mean Outputs

22nm工艺下实现近零均值输出的Delta Sigma计算内存SRAM宏

22nm CMOS, 未提供电压及速度

JSSC 2025第10期MemorySRAMCIM

Hybrid SRAMROM Compute-in-Memory Architecture for High Task-Level Energy Efficie

首款超高密度SRAM/ROM混合存内计算架构，提升Transformer模型能效。

22-Mb ROM CiM, 896-kb SRAM CiM, 8928 kb/mm² 重量密度

JSSC 2025第11期MemorySRAMCIM

Hybrid SRAMROM Compute-in-Memory Architecture for High Task-Level Energy Efficie

首次提出超高密度SRAM/ROM混合存内计算架构，用于变压器模型的多位乘累加运算。

22-Mb ROM CiM, 896-kb SRAM CiM, 8928 kb/mm²

JSSC 2024第1期MemorySRAM

A Floating-Point 6T SRAM In-Memory-Compute Macro Using Hybrid-Domain Structure f

提出一种混合域结构的浮点6T SRAM内存计算宏，实现高能效和高精度

72.14 TFLOPS/W (BF16输入/权重, FP32输出, 128次累加)

JSSC 2024第1期MemorySRAMEmerging Memory

A Heterogeneous RRAM In-Memory and SRAM Near-Memory SoC for Fused Frame and Even

提出一种异构RRAM内存计算和SRAM近内存计算的SoC，用于融合帧和事件视觉处理。

40nm TSMC ULP工艺

JSSC 2024第2期MemorySRAM

A 005-mm 2 291-nJDecision Keyword-Spotting KWS Chip Featuring an Always-Retentio

一款低功耗、高精度的关键词识别芯片，采用28nm CMOS工艺，实现2.91µW功耗和90%准确率。

28nm CMOS, 2.91µW, 2.91nJ/decision, 2ms/decision, 0.05mm² core area

JSSC 2024第2期MemorySRAMNeural Network Accelerator

An SRAM-Based Reconfigurable Cognitive Computation Matrix for Sensor Edge Applic

提出了一种适用于传感器边缘应用的SRAM可重构认知计算矩阵，支持多象限乘法和多种激活函数。

0.18-µm CMOS, 3.355 TOPS/W

JSSC 2024第3期MemorySRAM

DIMCA An Area-Efficient Digital In-Memory Computing Macro Featuring Approximate

提出一种新型数字内存计算宏DIMCA，通过近似算术提高面积效率，同时保持计算密度。

327 kb/mm², 458–990 TOPS/W, 8.27–392 TOPS/mm², 90.41% accuracy for CIFAR-10

JSSC 2024第4期MemorySRAM

A 3-nm FinFET 276-Mbitmm 2 Single-Port 6T SRAM Enabling 04812 V Wide Operating R

提出一种3nm FinFET 6T SRAM宏，采用远端预充电和弱位跟踪电路，提升读写速度并扩展工作电压范围。

0.48-1.2V宽电压工作，1.9GHz@0.75V，27.6Mbit/mm²密度

JSSC 2024第4期MemorySRAM

A 413-GHz UHS Pseudo Two-Port SRAM With BL Charge Time Reduction and Flying Word

4nm FinFET工艺下4.13GHz超高速伪双端口SRAM，采用BL充电时间减少和飞行字线架构。

4.13 GHz, 0.85 V, 100°C

JSSC 2024第6期Data ConvertersDACSRAM

A 28-nm 501-TOPSW P-8T SRAM Compute-In-Memory Macro Design With BL Charge-Sharin

提出一种基于PMOS的8T SRAM存内计算宏设计，采用BL电荷共享技术降低DAC和ADC硬件成本。

28nm CMOS, 0.6-1.2V, 50.1-TOPS/W, CIFAR-10准确率91.26%

JSSC 2024第6期MemorySRAMCIM

Cramming More Weight Data Onto Compute-in- Memory Macros for High Task-Level Ene

提出一种基于1T-MLC ROM的存内计算宏单元，以提高存储密度和能效。

未明确提及具体性能指标

JSSC 2024第6期MemorySRAM

MACC-SRAM A Multistep Accumulation Capacitor-Coupling In-Memory Computing SRAM M

提出一种基于电容耦合的多步累加存内计算SRAM宏，用于4位深度卷积神经网络推理。

128×128 9T1C单元阵列，6位SAR ADC

JSSC 2024第7期MemorySRAMDRAM

A Benchmark of Cryo-CMOS Embedded SRAMDRAMs in 40-nm CMOS Rob A Damsteegt Ramon

本文比较了40nm CMOS工艺下SRAM与DRAM在室温至4.2K低温下的性能，提出低温存储器设计指南。

40nm CMOS, 4.2K, 75kHz

JSSC 2024第7期MemorySRAMCIM

An 8b-Precision 6T SRAM Computing-in-Memory Macro Using Time-Domain Incremental

一种采用时域增量技术的8位精度6T SRAM存内计算宏单元，实现高能效MAC运算。

28nm CMOS, 39.31 TOPS/W能效, 6.6ns计算延迟, 8b-MAC运算, 64次累加/周期, 22b输出精度

JSSC 2024第9期MemorySRAMCIM

A 28-nm 64-kb 316-TFLOPSW Digital-Domain Floating-Point-Computing-Unit and Doubl

提出一种基于双比特6T SRAM的浮点计算内存宏，支持高能效浮点乘加运算。

31.6 TFLOPS/W能效比，2.05 TFLOPS/mm²面积效率，支持BF16格式

JSSC 2024第10期MemorySRAMCIM

A 28-nm 36 Kb SRAM CIM Engine With 0173 µm2 4T1T Cell and Self-Load-0 Weight Upd

28纳米36Kb SRAM存内计算引擎，采用0.173µm² 4T1T单元，支持自加载0权重更新。

28nm CMOS, 263.1/412.1 TOPS/W (FF/BP), 2.5/4.9 TOPS/mm² (FF/BP)

JSSC 2023第3期MemorySRAMCIM

A 8-b-Precision 6T SRAM Computing-in-Memory Macro Using Segmented-Bitline Charge

提出一种新型SRAM-CIM结构，提升能效并降低计算延迟。

28nm CMOS, 7.2ns计算延迟, 22.75 TOPS/W能效

JSSC 2023第3期MemorySRAMCIM

TTCIM A Tensor-Train In-Memory-Computing Processor Using Bit-Level-Sparsity Opti

提出TT@CIM处理器，通过张量分解和位级稀疏优化提升内存计算能效

28nm CMOS, 5.99-to-691.13-TOPS/W峰值能效

JSSC 2023第4期MemorySRAMCIM

A Charge Domain SRAM Compute-in-Memory Macro With C-2C Ladder-Based 8-Bit MAC Un

提出一种基于C-2C电容梯度的8位SRAM存内计算宏单元，实现高能效与计算精度平衡。

22FFL工艺, 32.2TOPS/W能效, 4.0TOPS/mm²面积效率, 0.5%计算误差

JSSC 2023第4期MemorySRAMProcessor/CPU

An Eight-Core RISC-V Processor With Compute Near Last Level Cache in Intel 4 CMO

八核RISC-V处理器在末级缓存附近进行乘加运算，显著降低能耗。

1.15-GHz, 52×能效提升(全连接层), 29×能效提升(卷积层), 4.25×延迟降低

JSSC 2023第4期MemorySRAM

Energy-Efﬁcient High Bandwidth 6T SRAM Design on Intel 4 CMOS Technology Y usung

基于Intel 4 CMOS工艺的高能效高带宽6T SRAM设计

0.0300-µm² SRAM单元, 访问能耗降低>80%, 宏密度提升30%

JSSC 2023第5期MemorySRAM

In Situ Storing 8T SRAM-CIM Macro for Full-Array Boolean Logic and Copy Operatio

提出一种双向8T SRAM-CIM宏单元，实现全阵列布尔逻辑运算和原位存储，提升计算效率和能效。

28nm CMOS, 0.66V, 1851.4 GOPS, 270.5 TOPS/W

JSSC 2023第7期RF & WirelessSRAM

A 7-nm FinFET 12-TBsmm 2 3D-Stacked SRAM Module With 07-pJb Inductive Coupling I

7纳米FinFET工艺下开发的3D堆叠SRAM模块，采用电感耦合技术实现低功耗高速通信

0.7 pJ/bit, 8.5 Gb/s/link, 1.2-TB/s/mm2

JSSC 2023第7期Data ConvertersDACSRAM

A Bit-Serial Compute-in-SRAM Design Featuring Hybrid-Integrating ADCs and Input

提出一种基于混合集成ADC和输入的位串行SRAM计算设计，提升能效和精度。

153–2453.76 TOPs/W

JSSC 2023第7期Clocking & PLLsSRAMNeural Network Accelerator

Disturbance Aware Dynamic Power Reduction in Synchronous 2RW Dual-Port 8T SRAM b

提出一种动态功耗降低技术，通过自适应字线脉冲控制减少双端口8T SRAM的读写功耗。

40nm/28nm/7nm Fin-FET, 读写功耗分别降低6%-13%和13%-28%, 无速度损失

JSSC 2023第7期MemorySRAMNeural Network Accelerator

IMPACT A 1-to-4b 813-TOPSW 22-nm FD-SOI Compute-in-Memory CNN Accelerator Featur

IMPACT是一款22nm FD-SOI工艺的低精度边缘CNN加速器，具有813 TOPS/W的计算效率。

813 TOPS/W, 64 MHz, 4.2 POPS/W, 146 TOPS/mm2

JSSC 2022第1期MemorySRAM

A 3-nm Gate-All-Around SRAM Featuring an Adaptive Dual-Bitline and an Adaptive C

三星3GAE EUV技术实现256Mb GAA 6T SRAM，采用ADBL和ACP方案降低SRAM最小电压。

256Mb, 230mV V_MIN improvement

JSSC 2022第1期MemorySRAM

In-Memory Uniﬁed TRNG and Multi-Bit PUF for Ubiquitous Hardware Security Sachin

一种SRAM架构，集成真随机数生成器和多比特物理不可克隆功能，实现低成本硬件安全。

28nm CMOS, 12.5µm²/输出流, 12.6Gbps, 72fJ/bit

JSSC 2022第2期MemorySRAMCIM

Two-Way Transpose Multibit 6T SRAM Computing-in-Memory Macro for Inference-Train

提出一种基于6T SRAM的双向转置存内计算宏，支持AI边缘设备的高效能乘加运算

28nm CMOS, 3.8–21 ns延迟, 7–61.1 TOPS/W能效

JSSC 2022第4期MemorySRAM

SRAM Write- and Performance-Assist Cells for Reducing Interconnect Resistance Ef

提出SRAM写入和性能辅助单元，解决互连电阻增加导致的写入能力和性能下降问题。

28nm CMOS, 100%写入能力良率, 读取时间减少28%

JSSC 2022第6期MemorySRAMCMOS Image Sensor

A 30-fps 192 192 CMOS Image Sensor With Per-Frame Spatial-Temporal Coded Exposu

一种支持每帧时空编码曝光的192×192 CMOS图像传感器，用于压缩焦堆成像。

192×192像素阵列, 12.6×12.6 µm²像素尺寸, 30 fps, 768 masks/frame

JSSC 2021第1期MemorySRAM

A 5-nm 135-Mb SRAM in EUV and High-Mobility Channel FinFET Technology With Metal

采用5纳米FinFET技术实现135Mb高密度SRAM，通过创新写入辅助技术降低供电电压。

135Mb容量，0.021µm² 6-T SRAM单元，供电电压降低300mV

JSSC 2021第1期MemorySRAMNeural Network Accelerator

A 7-nm Compute-in-Memory SRAM Macro Supporting Multi-Bit Input Weight and Output

7纳米工艺下支持多比特输入权重和输出的存内计算SRAM宏设计

0.8V电源电压，5.5ns访问时间，351 TOPS/W能效，372.4 GOPS吞吐量

JSSC 2021第6期MemorySRAM

23 CAP-RAM A Charge-Domain In-Memory Computing 6T-SRAM for Accurate and Precisio

CAP-RAM是一种基于电荷域内存计算的6T-SRAM宏，用于高效CNN推理。

573.4 GOPS峰值吞吐量，49.4 TOPS/W能效

JSSC 2021第7期MemorySRAM

A 05-V Hybrid SRAM Physically Unclonable Function Using Hot Carrier Injection Bu

提出一种基于混合模式SRAM的物理不可克隆函数，兼具高稳定性和低功耗。

0.5V, 2.07fJ/b, 0.29% BER

JSSC 2021第7期MemorySRAMNeural Network Accelerator

Colonnade A Reconﬁgurable SRAM-Based Digital Bit-Serial Compute-In-Memory Macro

Colonnade提出了一种全数字位串行计算内存宏，支持1-16位可配置输入和权重精度。

无

JSSC 2021第7期MemorySRAMProcessor/CPU

SleepRunner A 28-nm FDSOI ULP Cortex-M0 MCU With ULL SRAM and UFBR PVT Compensat

SleepRunner是一款28nm FDSOI超低功耗MCU，优化逻辑/内存/电源管理，适用于物联网长寿命需求。

28nm FDSOI, 40MHz@2.6µW/DMIPS, 131nW/kB深睡眠功耗

JSSC 2021第8期MemorySRAM

Cascade Current Mirror to Improve Linearity and Consistency in SRAM In-Memory Co

提出级联电流镜电路，提升SRAM内存计算线性度和一致性。

28nm CMOS, 0.8V, 0.9V

JSSC 2021第9期MemorySRAMCIM

A Local Computing Cell and 6T SRAM-Based Computing-in-Memory Macro With 8-b MAC

提出一种基于6T SRAM的内存计算宏，提升边缘设备多比特乘加运算能效

28nm CMOS, 4.1-8.4ns访问时间, 11.5-68.4 TOPS/W能效

JSSC 2021第9期MemorySRAM

Two-Direction In-Memory Computing Based on 10T SRAM With Horizontal and Vertical

提出一种基于10T SRAM的双向内存计算架构，消除垂直数据存储需求并提升计算稳定性。

28nm CMOS工艺，0.9V电压，读裕度达传统6T SRAM的3倍

JSSC 2020第1期MemorySRAM

A 28-nm Compute SRAM With Bit-Serial Logic-Arithmetic Operations for Programmabl

提出一种28纳米混合内存计算SRAM，支持多种位宽和运算类型，适用于物联网处理器。

28nm CMOS, 1.1V, 475MHz, 30 GOPS, 1.4 GFLOPS, 0.56 TOPS/W (8-bit乘法), 5.27 TOPS/W (8-bit加法)

JSSC 2020第1期MemorySRAM

A Twin-8T SRAM Computation-in-Memory Unit-Macro for Multibit CNN-Based AI Edge P

提出一种基于双8T SRAM的存内计算单元宏，用于多比特CNN边缘AI处理，提升能效和带宽。

55nm工艺, 5ns访问时间, 37.5-45.36 TOPS/W能效

JSSC 2020第6期MemorySRAM

A 373-F2 021--Native-BER EE SRAM Physically Unclonable Function With 2-D Power-G

提出一种基于EE结构的高稳定SRAM PUF，采用2-D电源门控技术降低功耗并提高抗攻击能力。

130nm CMOS, 0.8V, 0.21% BER, 128fJ/bit, 0.44pW/bit

JSSC 2020第6期MemorySRAM

XNOR-SRAM In-Memory Computing SRAM Macro for Binary-Ternary Deep Neural Networks

XNOR-SRAM是一种支持二进制/三元深度神经网络的内存计算SRAM宏，能效达403 TOPS/W。

403 TOPS/W能效，CIFAR-10数据集88.8%准确率，0.6V供电

JSSC 2020第7期MemorySRAM

C3SRAM An In-Memory-Computing SRAM Macro Based on Robust Capacitive Coupling Com

C3SRAM是一种基于电容耦合的内存计算SRAM宏，用于二值化神经网络的高效能硬件加速。

65nm CMOS, 672 TOPS/W, 1638 GOPS, 20.2 TOPS/mm²

JSSC 2020第10期MemorySRAMNeural Network Accelerator

A 4-Kb 1-to-8-bit Configurable 6T SRAM-Based Computation-in-Memory Unit-Macro fo

提出一种1至8位可配置的6T SRAM存内计算单元宏，提升读取精度和能效。

55nm CMOS, 3.5ns每周期, 0.6–40.2 TOPS/W

JSSC 2020第10期MemorySRAMBiosignal

A Smart Hardware Security Engine Combining Entropy Sources of ECG HRV and SRAM P

提出一种结合ECG HRV和SRAM PUF的智能硬件安全引擎，用于实时认证和随机密钥生成。

65nm LP CMOS, 0.6V, 4.04 µW

JSSC 2020第11期MemorySRAM

III-B Digital System Design

设计了一种采用6T SRAM校准的像素电路，以解决质子撞击导致的误触发问题。

8µm×8µm像素尺寸，10-bit量化，6µs LSB采样时间

JSSC 2020第11期MemorySRAM

III-D Calibration

该论文介绍了一种III-D校准技术，涉及SRAM控制、优先级编码和FIFO数据传输优化。

10-bit计数器，6-bit行地址，6-bit列地址，2-bit状态，24位宽16深FIFO

JSSC 2020第11期MemorySRAM

III System Design

该论文介绍了一种低功耗64×64像素阵列系统设计，包含数字块、SRAM控制块和频率锁定环。

64×64像素阵列, 低功耗, 毫米级尺寸

JSSC 2019第1期MemorySRAM

A 236-Mb per mm2 SRAM in 10-nm FinFET Technology With Pulse-pMOS TVC and Stepped

10nm FinFET技术中采用脉冲pMOS TVC和阶梯字线技术的高密度SRAM设计

23.6-Mb/mm2和20.4-Mb/mm2 SRAM阵列，0.6-V VMIN

JSSC 2019第1期MemorySRAMNeural Network Accelerator

CONV-SRAM- An Energy-Efficient SRAM With In-Memory Dot-Product Computation for L

提出一种能效优化的SRAM，支持内存内点积计算，用于二进制权重卷积神经网络。

>98%准确率（MNIST数据集测试），6位输入/输出

JSSC 2019第1期Wireline I/OSRAMDRAM

QUEST- Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96-MB 3-D SRA

QUEST是一款采用3D堆叠技术的多用途对数量化DNN推理引擎，具有高带宽和低延迟特性。

7.49 TOPS（二进制精度）, 1.96 TOPS（4位精度）, 300MHz时钟频率

JSSC 2019第2期Wireline I/OEqualizerSRAM

A 7T-SRAM With Data-Write Technique by Capacitive Coupling

提出一种通过电容耦合写入数据的7T-SRAM，解决电流冲突问题并提升稳定性。

24nm 3.3V CMOS, 1.5V/1.8V Vdd, 20ns/10ns cycle time, 18ns/10ns access time, 400 FIT/Mb SER

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