ISSCC 2026Session 15Memory2nm CMOS Nanosheet
本文提出了一种在2nm纳米片CMOS技术中实现的单轨、逻辑位单元2端口SRAM，采用2R×1C配置和双位线设计以实现高面积密度和动态功耗优化。该SRAM可在0.35V至1.2V电压下可靠工作，读访问时间达102ps，支持4GHz处理器，适用于移动和边缘AI应用中的浅深度缓存。
▸提出单轨逻辑位单元SRAM，采用2R×1C配置和双位线结构，平衡NMOS/PMOS器件以形成矩形阵列，最大化面积密度。
▸在2nm纳米片技术中实现21.04Mb/mm²的高密度，并优化动态功耗，在低至0.35V电压下可靠工作。
ISSCC 2025Session 19Clocking & PLLs
该论文提出了一种基于多路径反馈技术的分数-N锁相环，实现了34fsrms的抖动性能和-255.5dB的FoM，解决了高参考频率在实际应用中不实用的问题。
▸提出多路径反馈技术，有效降低相位噪声和抖动。
▸在较低参考频率下实现亚100fs的抖动性能，适合低成本大规模部署。
ISSCC 2023Session 6Wireline I/O5nm FinFET
本文提出了一种在高信道损耗下实现快速锁定的时钟数据恢复（CDR）电路，采用Flash频率获取技术，在5nm FinFET工艺中实现了37.8dB信道损耗和0.6µs锁定时间。解决了传统CDR在高损耗下因缺乏先验均衡而难以锁定至大幅频率偏移数据的问题。
▸提出Flash频率获取技术，可在无预先信道均衡的情况下实现高信道损耗下的频率锁定。
▸实现0.6µs极快锁定时间，显著提升CDR在高速SerDes中的响应速度。
ISSCC 2023Session 10Data Converters
本文提出了一种1.8GHz 12位预采样流水线ADC，通过参考缓冲器和运算放大器功耗松弛技术，在保持高速采样的同时降低了功耗。该设计旨在解决直接射频采样中ADC对SNDR和速度的严苛要求，以及时间交织ADC的校准复杂度和能效问题。
▸采用预采样技术减少采样保持电路对运算放大器的压力，从而允许放大器功耗松弛。
▸通过参考缓冲器优化设计，降低参考电压建立时间与噪声，提升整体线性度。
ISSCC 2021Session 27Data Converters22nm FDSOI
本文提出了一种在22nm FDSOI工艺下实现的时间交织无源噪声整形SAR ADC，支持80MHz带宽和640MS/s采样率。解决了Wi-Fi 6E应用中对高带宽、高动态范围ADC的需求，通过时间交织和无源噪声整形技术实现了低功耗高性能。
▸采用时间交织架构结合无源噪声整形技术，在640MS/s高采样率下实现80MHz带宽。
▸基于22nm FDSOI工艺，利用无源滤波器实现噪声整形，降低功耗并保持高线性度。
ISSCC 2019Session 30Wireline I/O
该论文提出了一种用于28/56/112Gb/s Serdes应用的8位注入锁定相位旋转器，通过动态多相注入技术解决了高速串行链路中时钟分配功耗大的问题，实现了低功耗、高精度的多相时钟生成。
▸提出动态多相注入技术，通过调整注入相位和强度实现高精度相位旋转，避免了传统相位插值器的功耗和线性度问题。
▸采用注入锁定环形振荡器（ILRO）结构，结合8位数字控制，实现了宽频率范围（7GHz）和低抖动性能。
ISSCC 2019Session 20Data Converters14nm FinFET
本文提出了一种40MHz带宽、320MS/s的被动噪声整形SAR ADC，采用被动信号-残差求和技术，在14nm FinFET工艺中实现。该设计无需有源运放，通过被动方式实现噪声整形，有效降低比较器噪声和量化噪声，满足802.11 ac/ax标准对60-70dB SNR的需求。
▸采用全被动噪声整形架构，无需有源运放，降低了功耗和面积。
▸提出被动信号-残差求和技术，实现高效的残差传递和噪声整形。
ISSCC 2019Session 18Analog Circuits
该论文提出了一种高保真音频解码器，通过采样保持噪声滤波和Poly R技术，解决了DAC参考噪声限制SNR、大输出摆幅下THD+N退化以及高负载电容导致的放大器环路增益失真问题。实现了-105dBc THD+N（-114dBc HD2）在2.8Vpp摆幅和120dB DR的性能。
▸采用采样保持噪声滤波技术有效降低DAC参考热噪声，无需额外功耗。
▸提出Poly R结构，在保持高输出摆幅的同时显著改善THD+N性能。
ISSCC 2017Session 28Data Converters
该论文提出了一种基于动态放大器实现的FIR-IIR滤波器的噪声整形SAR ADC，在5MHz带宽内实现了79.7dB SNDR，功耗仅0.46mW，解决了传统SAR ADC受限于比较器噪声以及ΔΣ调制器需要大体积运放的问题。
▸采用动态放大器实现FIR-IIR滤波器，避免了传统运放的使用，显著降低面积和功耗。
▸将噪声整形技术与SAR ADC结合，在保持高能效的同时提升了分辨率。
ISSCC 2016Session 5Analog Circuits
本文提出一种采用PWM共模控制的全差分D类音频放大器，通过稳定共模环路增益克服反馈电阻匹配限制，实现了118dB的电源抑制比和0.00067%的总谐波失真加噪声，输出功率达3.1W，适用于电池供电的移动设备。
▸提出PWM共模控制技术，在不增加额外功耗的前提下有效提升全差分D类放大器的电源抑制比。
▸通过优化环路增益和反馈网络设计，同时实现极低THD+N和高输出功率。
ISSCC 2016Session 27Data Converters55nm CMOS
该论文提出了一种过采样SAR ADC，采用DAC失配误差整形技术，有效抑制了电容失配引起的非线性。在55nm CMOS工艺中实现了105dB SFDR和101dB SNDR，带宽为1kHz，解决了高精度低速传感器接口中SAR ADC的非线性和噪声问题。
▸提出了DAC失配误差整形技术，将失配噪声整形到高频，从而在低频带内获得高线性度。
▸结合过采样和误差整形，在不增加功耗的前提下大幅提升了SAR ADC的动态范围和SFDR。
ISSCC 2016Session 15Data Converters16nm CMOS
该论文提出了一种在16nm CMOS工艺下实现的连续时间ΔΣ调制器，用于LTE-A接收机的基带ADC，通过模拟ISI减少技术实现了160MHz带宽、72dB动态范围和40mW功耗，解决了高速率通信下带宽与功耗的矛盾。
▸提出模拟ISI减少技术，有效降低连续时间ΔΣ调制器在高时钟速率下的符号间干扰，提升性能。
▸采用16nm先进CMOS工艺，结合电路优化，在160MHz带宽下实现72dB动态范围和仅40mW功耗，达到高能效。
ISSCC 2015Session 9Wireless
该论文提出一种无SAW滤波器的LTE发射机，利用33%占空比本振信号抑制发射频谱中的谐波，从而降低了对额外滤波器的需求。解决了LTE系统对带外发射严格限制下的谐波干扰问题，提高了集成度和能效。
▸采用33%占空比的本振信号，通过独特的混频器设计有效抑制三次、五次等奇次谐波。
▸在不使用外部SAW滤波器的情况下实现LTE发射机的谐波抑制，降低了成本与面积。
ISSCC 2015Session 10Wireline I/O
本文提出了一种使用近地预失真开关电容环路滤波器的宽带分数N环形PLL，解决了在低电源电压下相位插值器线性度和噪声受限的问题。通过相关双采样技术，该滤波器有效维持了电荷泵的输出性能，实现了低抖动和精细频率分辨率。
▸提出近地预失真开关电容环路滤波器，替代传统相位插值器进行量化噪声消除，改善了低电压下的线性度。
▸采用相关双采样技术，保持电荷泵输出稳定性，降低噪声。
ISSCC 2014Session 20Wireless40nm CMOS
本文提出了一种在40nm CMOS工艺中实现的多频段无电感无SAW的2G/3G-TDSCDMA蜂窝接收器，通过共享基带CR滤波器和双二阶PGA，解决了多标准集成中的面积和功耗问题。
▸采用无电感无SAW架构，消除了片外SAW滤波器和片内电感，降低了成本和面积。
▸通过动态增益带宽积扩展技术，实现了多频段共享基带滤波器和可编程增益放大器，支持2G四频和3G双频。
ISSCC 2014Session 15Digital Circuits
提出一种2.4GHz全数字锁相环，采用数字调节的电源噪声不敏感和温度自补偿的环形DCO，解决了传统LDO功耗高、电压余量不足的问题。
▸提出数字调节的电源噪声不敏感技术，无需LDO即可降低电源敏感性。
▸引入温度自补偿机制，提高环形DCO在不同温度下的频率稳定性。
ISSCC 2013Session 23Clocking & PLLs
该论文提出了一种采用频谱整形分段技术的宽带分数N环形PLL，用于抑制分数杂散。通过改进相位插值器中的增益误差和非线性问题，实现了宽带宽和低杂散性能。
▸提出频谱整形分段技术，有效抑制分数N PLL中的分数杂散。
▸在环形振荡器架构下实现宽带分数N PLL，同时保持较低的杂散水平。
ISSCC 2013Session 21Power Management
本文提出了一种用于HSUPA发射机的AC耦合混合包络调制器，通过结合开关调制器和线性放大器，实现了80%的调制器效率。该设计解决了多输入电压调制器产生多个电源开销大的问题，有效提升了发射机的整体效率。
▸提出AC耦合的混合包络调制器结构，将开关调制器与线性放大器结合，减少了多电源生成的开销。
▸通过优化的电路设计，在HSUPA信号下实现了80%的高调制器效率，优于传统方法。
ISSCC 2013Session 15Data Converters28nm CMOS
本文提出了一种采用高度数字多比特量化器的连续时间ΔΣ调制器，在28nm CMOS工艺下实现了28fJ/conv-step的FoM、78dB动态范围和18MHz带宽，有效降低了量化器功耗。
▸提出高度数字化的多比特量化器，显著降低量化器功耗和输入电容影响。
▸通过优化ELD补偿和求和电路设计，减少寄生效应带来的额外功耗。
ISSCC 2012Session 16Power Management65nm CMOS
本文提出了一种在65nm CMOS工艺下实现的5输出单电感降压DC-DC转换器，通过近独立调节技术解决了传统单电感多输出（SIMO）转换器中的交叉调节和低功率密度问题，实现了1.2W/mm2的高功率密度。
▸提出近独立调节控制策略，有效抑制多输出之间的交叉调节，实现5路输出电压的独立稳定。
▸采用单电感结构同时提供5路输出，在65nm CMOS工艺下达到1.2W/mm2的功率密度，显著提升集成度。
ISSCC 2011Session 5Clocking & PLLs
该论文提出了一种具有自对准注入窗口的注入锁定环形PLL，解决了传统注入锁定PLL中注入窗口与VCO相位对齐困难的问题，实现了低抖动和宽环路带宽。
▸提出自对准注入窗口技术，自动对齐注入脉冲与VCO相位，无需额外校准。
▸采用注入锁定环形振荡器，在宽带宽下有效抑制VCO相位噪声，实现低抖动。
ISSCC 2010Session 23mm-Wave65nm CMOS
本文提出了一种基于标准65nm CMOS工艺的60GHz功率放大器，工作在1V电源电压下，实现了17.9dBm的输出功率。该设计解决了低电压下毫米波功率放大器输出功率不足的问题，适用于低功耗、高集成度的点对点多Gb/s无线通信应用。
▸采用标准65nm CMOS工艺设计60GHz功率放大器，实现了1V低电压下的高输出功率（17.9dBm）
▸优化了电路拓扑和器件尺寸，在毫米波频段同时兼顾了增益、效率和线性度
ISSCC 2009Session 9Data Converters
该论文提出了一种1.2V供电、2MHz带宽的连续时间ΔΣ ADC，采用低延迟DEM技术解决传统CT ΔΣ ADC的时钟抖动敏感性和过量环路延迟问题，实现了-97.7dBc THD和80dB动态范围，面积仅0.084mm²。
▸采用低延迟DEM技术，有效减少量化器和DEM的延迟，解决过量环路延迟问题。
▸使用NRZ多比特DAC，通过增加DAC电平数来降低时钟抖动敏感性，在保证信噪比的同时提升性能。