ISSCC 2009Session 3Digital Processors
该论文提出了一种带有本地开关电容电流均衡器的安全AES引擎，通过平衡电路中的电流消耗来抵御差分功耗分析（DPA）攻击，从而保护加密设备的密钥不被侧信道攻击泄露。
▸提出了一种本地开关电容电流均衡器，能够动态补偿AES引擎在不同操作下的电流变化，使功耗曲线趋于平坦。
▸实现了对DPA攻击的有效防御，同时保持了AES加密的高吞吐量和低延迟。
ISSCC 2009Session 3Digital Processors65nm CMOS
这篇论文介绍了一种应用于四核安腾处理器的动态频率切换时钟系统，采用级联PLL架构，旨在解决大芯片、高集成度和工艺可变性带来的功耗与可变性补偿挑战。
▸提出动态频率切换时钟系统，通过级联PLL架构实现灵活的频率调节和功耗优化。
▸引入针对工艺可变性的补偿机制，确保在大规模集成（700mm²）下时钟信号的稳定性和可靠性。
ISSCC 2009Session 3Digital Processors
论文提出了一种芯片堆叠内存架构，用于片上SRAM丰富的SoC和处理器，通过垂直堆叠和共享本地存储器，解决多IP核平均利用率低导致的存储器浪费问题，提高资源利用率和能效。
▸提出芯片堆叠内存技术，利用垂直堆叠实现高密度和高带宽存储，突破平面集成限制。
▸实现动态共享本地存储器给多个IP核，减少空闲存储器浪费，提升整体系统效率。
ISSCC 2009Session 3Digital Processors45nm CMOS
该论文介绍了基于45nm高k金属栅CMOS工艺的Nehalem系列IA处理器，涵盖移动、桌面和服务器领域。通过引入新的系统架构、增强的Core架构、先进功耗管理以及模块化设计，实现了4核8MB三级缓存、731M晶体管的高性能集成，并提出了创新的QuickPath Interconnect相干点对点互连技术。
▸采用45nm高k金属栅CMOS工艺，集成731M晶体管，实现4核8MB三级缓存的高性能处理器家族。
▸引入QuickPath Interconnect相干点对点互连，支持多代IA处理器、芯片组、I/O集线器及协处理器/加速器间的低延迟一致性通信。
ISSCC 2009Session 3Digital Processors45nm CMOS
该论文介绍了一款采用45nm工艺、集成8个Nehalem核心和共享L3缓存的至强处理器，解决了多核处理器在高性能计算中的功耗和系统拓扑支持问题。
▸采用金属栅极高k介质晶体管和9层铜互连的45nm CMOS工艺，实现2.3B晶体管集成。
▸L3缓存由8个切片组成，每个切片包含48个子阵列，支持24路组相联和64字节缓存行。
ISSCC 2008Session 4Digital Processors
该论文针对四核安腾处理器中电压缩放和软错误率(SER)免疫的电路设计挑战，提出了相关电路技术。通过解决电压-频率缩放带来的低电压操作困难以及逻辑电路对SER的敏感性，实现了在逻辑电路数量增加3倍的情况下保持可靠性和能效。
▸提出了适用于电压缩放的电路设计技术，确保在降低工作电压时逻辑实例的稳定运行。
▸开发了增强SER免疫能力的电路方法，提高处理器对软错误的抵抗力。
ISSCC 2008Session 4Digital Processors65nm
该论文介绍了一款采用65nm工艺、集成2.05亿晶体管的四核安腾处理器，包含30MB缓存，核心频率达2.0GHz。通过电路方法学增强和缓存优化，实现了低电压操作和低待机功耗，解决了高集成度与低功耗的矛盾。
▸集成四个双线程核心和30MB片上缓存，相比前代产品核心数翻倍。
▸采用电路方法学增强技术，支持低电压（VCCMIN）操作，提升能效。
ISSCC 2008Session 4Digital Processors
该论文提出了一款具有8640 MIPS性能的多核SoC，集成了8个CPU和8个RAM，通过独立电源关断控制实现功耗优化，并采用自动并行化编译器自动将串行程序转换为多核并行代码，解决了嵌入式应用中的能效与编程复杂度问题。
▸集成8个CPU和8个RAM的多核SoC，峰值性能达8640 MIPS，适用于高性能嵌入式应用。
▸实现每核和每RAM的独立电源关断控制，动态管理功耗以提升能效。
ISSCC 2008Session 4Digital Processors
该论文介绍了TILE64™处理器，一种具有64个核心的片上系统，通过网格互连解决传统单核和共享总线架构的扩展性问题，满足嵌入式应用的高性能需求。
▸采用64个核心的网格互连架构，实现高效并行处理。
▸将处理器设计为面向嵌入式应用的片上系统，集成多种功能模块。
ISSCC 2008Session 4Digital Processors45nm SOI
本文介绍了将Cell宽带引擎从65nm SOI工艺迁移到45nm SOI工艺的过程，主要目标是确保游戏应用在45nm节点下仍能保持与65nm和90nm设计相同的运行频率。通过采用优化的电路设计和工艺技术，成功实现了性能的平滑迁移。
▸针对45nm SOI工艺设计了保持原有频率的电路架构，解决了先进工艺下性能随频率降低的挑战。
▸提出了有效的迁移策略，包括对关键路径的优化和功耗管理，确保在高频率下稳定工作。
ISSCC 2008Session 4Digital Processors
本文介绍了第三代16核32线程SPARC处理器的物理实现，该处理器针对高性能服务器优化，兼顾单线程与多线程应用。通过内存阵列、寄存器文件和浮点硬件的电路创新来提升性能。
▸在内存阵列中采用创新的电路设计，提升读写速度和能效。
▸寄存器文件使用新型电路结构，降低延迟和功耗。
ISSCC 2008Session 4Digital Processors65nm CMOS
本文介绍了一款采用65nm工艺的第三代16核32线程加32个scout线程的CMT SPARC处理器，通过多核多线程架构和硬件事务内存实现高吞吐量和高单线程性能。
▸采用16个小而低功耗的核心（每个约10W），并通过32个线程和32个scout线程实现高并行度。
▸集成硬件事务内存（HTM）支持，提升多线程编程效率和系统可靠性。
ISSCC 2008Session 13Digital Processors0.12µm CMOS
本文提出了一款全可编程基带处理器，支持移动WiMAX和DVB-T/H标准，采用0.12µm CMOS工艺，面积11mm²，功耗70mW。该处理器通过专用架构解决了传统固定功能硬件灵活性不足和DSP功耗过高的问题。
▸提出了一种专用于基带处理的全可编程处理器架构，支持多种无线标准。
▸在0.12µm CMOS工艺下实现了11mm²面积和70mW功耗，性能优于固定功能电路。
ISSCC 2008Session 13Digital Processors0.13µm CMOS
本文提出了一款用于HSDPA的turbo解码器ASIC，采用0.13µm CMOS工艺，实现了58mW功耗和1.2mm²面积。通过架构和算法优化，在满足3GPP R6标准的同时显著降低了功耗和成本。
▸针对HSDPA应用，提出低功耗、小面积的turbo解码器ASIC架构，优化了关键模块的功耗。
▸可能采用了改进的迭代停止准则或存储器优化技术来降低面积和功耗。
ISSCC 2008Session 13Digital Processors
本文提出了一款8核媒体处理器，能够以9.7mW功耗进行AAC音频解码，以620mW功耗实现H.264 720p 60fps视频解码，解决了移动设备对低功耗高清多媒体处理的需求。
▸采用8核架构实现并行媒体处理，在低功耗下达到高清视频解码性能。
▸针对AAC和H.264解码进行功耗优化，分别实现9.7mW和620mW的功耗水平。
ISSCC 2008Session 13Digital Processors65nm CMOS
该论文提出了一款65nm单芯片应用与双模基带处理器，通过部分时钟激活和IP-MMU技术，解决了在单一芯片上集成应用处理器和双模基带处理器时的高功耗和性能瓶颈问题，适用于高级操作系统下的多媒体和通信应用。
▸采用部分时钟激活技术，根据任务需求动态控制时钟，降低功耗。
▸集成IP-MMU（内存管理单元），实现高效的内存保护和虚拟化，支持多任务操作系统。
ISSCC 2008Session 13Digital Processors45nm CMOS
本文提出一款采用45nm工艺的3.5G基带与多媒体应用处理器，通过自适应体偏置和超低功耗技术降低功耗。通过分离存储阵列与外围逻辑电源，有效减少了SRAM和ROM外围泄漏电流，从而降低SoC有源功率。
▸采用自适应体偏置技术动态调整阈值电压，平衡性能与泄漏功耗。
▸将存储外围电源与阵列电源分离，外围逻辑使用核心电压以降低泄漏功率。
ISSCC 2008Session 13Digital Processors45nm Hi-κ Metal Gate CMOS
该论文介绍了一款专为移动互联网设备和超移动PC设计的低功耗IA处理器，采用45nm Hi-κ金属栅极CMOS工艺，功耗范围在1W到2W之间。通过in-order双发射双线程流水线、独立整数/浮点执行单元以及优化的缓存架构，实现了与主流UMPC相当的性能，同时显著降低了平均功耗。
▸采用45nm Hi-κ金属栅极CMOS工艺实现低功耗与高性能的平衡，支持Sub-1W到2W的动态功耗范围。
▸设计了一个in-order双发射双线程流水线，结合32KB指令和24KB数据L1缓存以及512KB L2缓存，优化了能效比。
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