ISSCC 2012Session 12Digital Processors65nm CMOS
该论文实现了一个60GHz直接变频收发机，包含完整的4通道模拟和数字基带电路，支持6.3Gb/s数据速率，采用65nm CMOS工艺。解决了60GHz频段高数据速率通信的集成度和功耗问题。
▸首次在65nm CMOS上实现了全集成4通道60GHz直接变频收发机，包括完整的PHY模拟与数字基带。
▸采用低功耗设计技术，在6.3Gb/s速率下大幅降低模拟和数字基带功耗。
ISSCC 2012Session 12Digital Processors65nm CMOS
该论文设计了一种灵活的MIMO检测解码引擎，旨在支持WiMAX、3GPP-LTE等4G无线标准中的多种操作模式。在65nm CMOS工艺下，实现了335Mb/s的数据速率和3.9mm2的面积，解决了接收端MIMO检测与迭代前向纠错的高复杂度问题。
▸设计了一种高度灵活的MIMO检测解码引擎，支持多种4G无线标准的操作模式，实现算法与硬件的高效融合。
▸在65nm CMOS工艺下达到335Mb/s数据速率，核心面积仅3.9mm2，实现了高面积效率。
ISSCC 2012Session 12Digital Processors32nm High-k Metal Gate
该论文介绍了三星的32nm高k金属栅极应用处理器Exynos，集成了双核或四核ARM-v7A架构CPU、2端口DRAM控制器以及多种多媒体加速器和连接模块，旨在满足移动应用的高数据处理吞吐量需求。
▸采用32nm高k金属栅极工艺，实现高性能与低功耗的平衡。
▸集成多核CPU、DRAM控制器和多媒体加速器于单芯片，提升数据处理效率。
ISSCC 2011Session 7Digital Processors
该论文提出了一种具有最小化调谐延迟的直接数字频率合成器（DDS），通过优化相位累加器（PA）的进位传播问题，实现了12ns的调谐延迟。解决了传统DDS中长进位链导致的瓶颈，同时避免了流水线化带来的延迟增加。
▸提出了一种新型相位累加器架构，通过减少进位传播路径来降低调谐延迟。
▸在保持高数据速率的同时，实现了12ns的最小化调谐延迟，优于传统流水线方法。
ISSCC 2011Session 7Digital Processors65nm LP
该论文提出了一款完全符合IEEE 802.16e规范的WiMAX MIMO芯片组，专为便携路由器设计。芯片组包含一个632.7mW的调制解调器/路由器芯片和一个364mW的RF收发器芯片，在65nm LP工艺下实现了70Mb/s数据率和-100.5dBm灵敏度，解决了移动宽带接入的低功耗高性能需求。
▸实现了70Mb/s数据率与-100.5dBm高灵敏度的WiMAX MIMO芯片组，兼顾低功耗与高性能。
▸采用65nm LP工艺并优化电路架构，将调制解调器与RF收发器分离设计，总功耗低于1W。
ISSCC 2011Session 7Digital Processors90nm CMOS
本文提出了一款采用90nm CMOS工艺实现的WiMAX基带SoC，支持300km/h高速移动环境下的MIMO-OFDMA传输。该SoC集成于USB设备中，解决了高速移动场景下宽带无线接入的可靠性和吞吐量问题。
▸实现了支持300km/h高速移动的WiMAX基带SoC，采用90nm CMOS工艺。
▸集成了MIMO和OFDMA关键技术，提升了高速移动环境下的传输质量和吞吐量。
ISSCC 2011Session 7Digital Processors28nm CMOS
该论文介绍了一款采用28nm低功耗工艺制造的多媒体应用处理器，基于TMS320C64x+ VLIW DSP架构，集成了32kB L1和128kB L2缓存以及多种外设接口，旨在实现超低功耗移动应用。
▸采用28nm低功耗工艺实现0.6V超低电压操作，显著降低功耗。
▸集成了4发射、32寄存器的VLIW DSP核心，优化了多媒体处理性能。
ISSCC 2011Session 7Digital Processors
提出一种57mW嵌入式混合模式神经模糊加速器，集成于智能多核处理器中，用于解决传统软件实现神经网络和模糊系统在功耗与速度上的瓶颈。
▸采用混合模拟/数字电路实现神经模糊推理，大幅降低功耗至57mW。
▸将加速器嵌入多核处理器架构，实现低延迟智能处理，适用于便携设备。
ISSCC 2011Session 7Digital Processors
本文提出一款功耗275mW的异构多媒体处理器，通过硅中介层（Si-interposer）堆叠集成，解决了增强现实等移动应用中对高外部存储带宽的需求。该处理器支持3D图形、视觉处理和浮点运算，并包含纹理缓存，克服了传统方案带宽不足、缺乏缓存等瓶颈。
▸采用硅中介层（Si-interposer）堆叠技术实现高内存带宽，满足移动多媒体对存储带宽的苛刻需求。
▸集成异构处理单元，同时支持3D图形、视觉处理和浮点运算，并引入纹理缓存提升图形管线性能。
ISSCC 2011Session 7Digital Processors
该论文提出了一种高度并行且可扩展的CABAC解码器，用于下一代视频编码标准HEVC，解决了高分辨率（如QFHD）和高帧率（如120fps）下的解码吞吐量瓶颈，同时通过并行架构降低了功耗，适用于便携设备。
▸提出了一种高度并行的CABAC解码架构，通过多路并行处理显著提升解码吞吐量。
▸设计了可扩展的架构，能够灵活适应不同分辨率和帧率需求，支持未来视频标准。
ISSCC 2011Session 7Digital Processors
该论文提出了一款用于自由视点3DTV应用的机顶盒SoC，支持4096×2160p分辨率下216fps的高帧率处理，解决了多视点视频编码（MVC）解码和自由视点视图合成（FVVS）的实时计算挑战。
▸首次实现了支持216fps、4K分辨率的自由视点3DTV SoC，集成了高性能MVC解码器和视图合成引擎。
▸提出了高效的双向帧级流水线架构，以处理高分辨率、多视点视频的实时解码和渲染。
ISSCC 2011Session 4Digital Processors32nm CMOS
本文介绍了一款名为Poulson的32nm工艺、31亿晶体管、12路发射的安腾处理器，专为关键任务服务器设计。该处理器集成了8个多线程64位核心、32MB末级缓存和基于环的系统接口，实现了与上一代Tukwila处理器的插座兼容。
▸采用12路宽发射架构，显著提升指令级并行度和单线程性能。
▸集成基于环的系统接口，结合Xeon和Itanium设计经验，实现高效核间通信和缓存一致性。
ISSCC 2011Session 4Digital Processors32nm CMOS
该论文针对多核服务器处理器中核间数据吞吐量和延迟问题，提出了一种低功耗、低抖动、高数据吞吐量和低延迟的时钟生成系统，并在32nm CMOS工艺中实现。
▸采用低功耗低抖动时钟分配网络，减少核间时钟偏差。
▸针对可扩展核心的时钟同步架构，支持高数据吞吐量和低延迟。
ISSCC 2011Session 4Digital Processors32nm SOI HKMG
40-Entry Unified Out-of-Order Scheduler and Integer Execution Unit for the AMD Bulldozer x86-64 Core
本文介绍了AMD Bulldozer x86-64核心中一个40条目的统一乱序调度器和整数执行单元，该设计在32nm SOI HKMG工艺下实现了每周期最多发出4个操作并支持单周期唤醒，同时通过减少FO4延迟超过20%来提升频率和性能。
▸提出了40条目的统一乱序整数调度器，支持单周期唤醒依赖操作，提高指令分发效率。
▸整数执行单元实现四个独立功能单元间的单周期数据旁路，减少数据冲突延迟。
ISSCC 2011Session 4Digital Processors32nm SOI
本文介绍了AMD Bulldozer 32nm SOI 8核CPU中2核模块的设计方案，重点解决了整数数据通路的0周期结果旁路、关键路径线延迟消除等问题。通过复制物理寄存器文件阵列和地址生成器增量器，以及采用双轨读取关键位等方法，提升了处理器性能。
▸整数数据通路支持0周期结果旁路到相关指令，减少流水线停顿。
▸复制物理寄存器文件阵列和地址生成器增量器，消除关键路径上的线延迟。
ISSCC 2011Session 4Digital Processors65nm CMOS
Godson-3B是一款基于65nm CMOS工艺的8核高性能通用处理器，集成了约5.826亿个晶体管，工作频率达1.05GHz，峰值双精度浮点性能为128GFLOPS，功耗仅40W。该处理器通过8核架构和能效优化，实现了3.2GFLOPS/W的高能效比，解决了高性能与低功耗的平衡问题。
▸采用8核同构架构，支持高并行度计算，峰值性能达到128GFLOPS（双精度）或256GFLOPS（单精度）。
▸在65nm工艺下实现了1.05GHz主频和40W低功耗，能效比达到3.2GFLOPS/W，显著优于同期同类处理器。
ISSCC 2011Session 4Digital Processors32nm CMOS
本文介绍了一款采用32nm CMOS工艺的Westmere-EX Xeon企业处理器，集成了10个核心和共享三级缓存。重点描述了通过独立核心电源门控和C6状态管理实现空闲功耗降低，以及高速I/O链路的鲁棒性优化，显著提升了每瓦性能。
▸每核心独立电源门控支持C6深度睡眠状态，核心状态保存在专用SRAM中，实现细粒度功耗管理。
▸采用鲁棒高速I/O链路设计，通过电路优化提升信号完整性和数据传输可靠性。
ISSCC 2011Session 4Digital Processors45nm SOI
该论文提出了一种14位动态命中逻辑方案，并集成了8Kb SRAM，用于zEnterpriseTM处理器的L1缓存查找结构。通过采用“搜索命中”方案（XOR后接AND功能，预充电为未命中）优化了性能、时序和功耗，并利用可编程ABIST引擎实现了SRAM和命中逻辑的联合测试。
▸提出动态命中逻辑与嵌入式SRAM的集成方案，通过预充电为未命中的XOR-AND结构实现快速查找。
▸采用自定义微码可编程ABIST引擎，实现SRAM和命中逻辑的联合“全速”测试，确保电路功能和时序裕量。
ISSCC 2011Session 4Digital Processors45nm SOI
该论文介绍了IBM zEnterprise 196系统使用的5.2GHz微处理器芯片，解决了高性能服务器在高频设计中的功耗、可靠性和性能平衡问题。
▸采用创新的高频时钟分配和同步技术，实现5.2GHz稳定运行
▸通过先进的功耗管理和冗余设计，提升芯片可靠性和能效
ISSCC 2011Session 15Digital Processors
该论文提出了一种工作在重复互补值上的AES电路，能够同时抵抗侧信道攻击和故障攻击。通过使用互补数据表示，该电路有效防止了通过功耗或电磁辐射提取密钥以及通过注入错误进行差分故障分析的安全威胁。
▸首次提出利用重复互补值（Duplicated Complemented Values）技术同时防护侧信道和故障攻击，避免了传统单一对策的局限性。
▸在电路级实现了一种新的双轨互补逻辑风格，使功耗和电磁辐射与数据无关，同时检测并容忍单比特故障。
ISSCC 2011Session 15Digital Processors
该论文提出了一种可编程自适应移相锁相环，用于在谐振电源噪声下补偿时钟数据。通过自适应调整时钟相位，有效缓解了电源噪声对高性能微处理器性能的影响。
▸提出了一种可编程自适应移相PLL架构，能够动态补偿谐振电源噪声引起的时钟抖动。
▸实现了对40MHz至300MHz频段谐振噪声的自适应相位调整，提升了系统可靠性。
ISSCC 2011Session 15Digital Processors
介绍AMD首款Fusion加速处理单元（APU）“Zacate”，将一对x86-64 CPU核心和DirectX 11图形/多媒体控制器集成在单芯片上，并实现统一内存架构，面向移动计算设备提供低功耗高性能方案。
▸将x86-64 CPU与高性能图形处理器集成在同一芯片，实现统一内存架构（UMA），降低功耗和延迟。
▸针对移动设备优化，采用低功耗设计，支持DDR3-1066内存和DirectX 11图形标准。
ISSCC 2011Session 15Digital Processors
该论文提出并实现了一种全集成三电平DC/DC转换器，结合了电感式降压和开关电容转换器的特性，面向纳米级动态电压和频率调整（DVS）应用。解决了片上多电源域中快速电压转换和高集成度的需求，通过快速分流调节实现纳秒级电压调整。
▸首次实现全集成三电平DC/DC转换器，融合降压与开关电容拓扑，提高转换效率并减小面积。
▸引入快速分流调节机制，支持纳秒级电压切换，满足每核/模块的快速DVS需求。
ISSCC 2011Session 15Digital Processors
该论文提出了一款80Gb/s的可靠通信SoC，集成了PCI Express接口和8个CPU端口，通过部分调节LC-VCO和TX均衡器技术，在实现高速传输的同时降低了功耗和抖动。解决了高速通信中功耗与信号完整性的平衡问题。
▸采用部分调节LC-VCO技术，使PHY功耗降低22%，同时将PLL/CDR抖动抑制在10pspp以内。
▸实现5.0GT/s速率下驱动40英寸FR4走线的TX均衡器，保证高速信号完整性。
ISSCC 2010Session 5Digital Processors45nm CMOS
本文提出了一种基于电路交换的8×8 mesh网络芯片，在45nm CMOS工艺上实现了4.1Tb/s对分带宽和560Gb/s/W能效。通过消除路由过程中的数据存储，解决了传统分组交换网络能效低的问题。
▸采用电路交换而非分组交换，避免了数据在路由过程中的存储，从而大幅提升能效。
▸实现了512b数据宽度与1b数据互连的仲裁逻辑，在保证高带宽的同时优化了功耗。
ISSCC 2010Session 5Digital Processors45nm CMOS
该论文介绍了一款采用45nm CMOS工艺制造的48核IA-32消息传递处理器，支持动态电压频率调整(DVFS)。解决了众核处理器高效通信和功耗管理的问题。
▸实现了48个IA-32核心的集成，并采用消息传递架构实现核心间通信。
▸集成动态电压频率调整(DVFS)技术，可根据负载动态调整功耗和性能。
ISSCC 2010Session 5Digital Processors32nm SOI CMOS (high-κ metal-gate)
本文实现了一个基于32nm SOI CMOS工艺的x86-64核心，面积9.69mm²，集成超3500万晶体管（不含L2缓存），工作频率超过3GHz。该核心通过设计和电源改进，实现了2.5-25W的宽功耗范围和近零功耗门控状态，适用于移动和桌面产品。
▸针对32nm HKMG工艺中PMOS驱动强度相对NMOS显著增加的问题，重新设计了动态电路中的keeper电路以维持正确逻辑。
▸通过多种低功耗技术和宽范围电压调节，实现了从2.5W到25W的功耗缩放以及接近零功耗的休眠状态。
ISSCC 2010Session 5Digital Processors45nm SOI
本文介绍了一款面向数据中心市场的线速处理器SoC，采用45nm SOI工艺，集成16个核心和64个线程，主频达2.3GHz。该处理器不是网络端点，而是内联处理器，能够实时过滤或修改数据并转发，满足线速处理需求。
▸提出16核64线程架构，实现高吞吐量的线速数据处理能力。
▸采用45nm SOI工艺，在2.3GHz高频下实现低功耗与高性能的平衡。
ISSCC 2010Session 5Digital Processors45nm CMOS SOI
本文介绍了IBM POWER7TM处理器的实现，该处理器集成了8个四线程核心、两个内存控制器和高速系统链接，采用45nm CMOS SOI工艺，拥有1.2B晶体管和567mm²的芯片面积。旨在提供高并行性和可扩展性，满足高端服务器的高性能需求。
▸集成8个四线程核心，实现高并行处理能力。
▸采用45nm CMOS SOI工艺和11层金属互连，提升片上带宽和性能。
ISSCC 2010Session 5Digital Processors45nm CMOS
提出了一款面向数字电视、IP网络及图像识别等应用的45nm异构多核SoC，实现了37.3 GOPS/W的高能效，解决了传统单核处理器在多媒体处理中的性能和功耗瓶颈。
▸采用异构多核架构，集成多种处理器核以优化不同任务的执行效率。
▸在45nm工艺下实现每瓦37.3 GOPS的能效比，显著优于同期同类设计。
ISSCC 2010Session 5Digital Processors40nm
本文介绍了一款40nm工艺的16核128线程CMT SPARC SoC处理器（代号Rainbow Falls），通过集成16个增强的8线程SPARC核心，将片上线程数提升至前作UltraSparc T2+的两倍。该处理器在相同功耗范围内实现了更高的集成度与可扩展性，包括更大的L2缓存和更高的I/O带宽，解决了多核多线程处理器在高性能计算中的功耗与性能平衡问题。
▸在40nm工艺下实现了16核128线程的芯片多线程（CMT）架构，线程数翻倍且功耗不增加。
▸通过增强型SPARC核心和优化的片上互连，在相同功耗包络内显著提升L2缓存容量和I/O带宽。
ISSCC 2010Session 5Digital Processors32nm high-κ metal-gate
本文介绍了基于32nm高k金属栅工艺的Westmere处理器家族，作为Nehalem处理器的紧凑化设计，重点描述了6核双插槽服务器处理器和2核单插槽客户端处理器的创新与电路优化。
▸采用32nm高k金属栅工艺实现工艺节点缩小，在相同芯片面积内集成更多核心和缓存。
▸通过电路优化和设计创新，在6核处理器中实现1.17B晶体管和12MB共享L3缓存。
ISSCC 2010Session 15Digital Processors
该论文提出了一种毫米级近乎永续的传感器系统，通过堆叠电池和太阳能电池实现能量存储与收集，解决了体积受限下传感器系统能量供应不足的问题。系统采用超低功耗睡眠模式以降低功耗，并利用能量收集技术延长寿命。
▸创新点1：提出堆叠电池与太阳能电池的集成方案，在毫米级体积内实现高效能量存储与收集。
▸创新点2：引入超低功耗睡眠模式，显著降低系统空闲时的功耗，延长传感器工作寿命。
ISSCC 2010Session 15Digital Processors45nm CMOS
本文提出了一种用于移动CPU的45nm CMOS 13端口64字41位全相联内容可寻址寄存器文件，通过寄存器重命名技术解决数据冒险，提高指令并行度。该设计采用全相联CAM结构，支持3个写端口，实现了高性能低功耗的寄存器文件。
▸采用全相联内容可寻址（CAM）结构实现寄存器文件，支持快速查找和数据冒险消除。
▸设计了13端口（3写端口）的多端口寄存器文件，满足双发射乱序超标量处理器需求。
ISSCC 2010Session 15Digital Processors
该论文提出一种基于时序错误检测和纠正的32位ARM处理器，通过组合错误检测电路与微架构恢复机制，允许动态消除保护带，从而在低电压下高效运行并容忍瞬态误差。
▸采用Razor触发器实现时序错误检测，无需传统保护带即可可靠工作。
▸微架构级错误恢复机制，支持流水线重放或类似操作以纠正错误。
ISSCC 2010Session 15Digital Processors45nm CMOS
本文提出了一种采用45nm工艺的弹性和自适应微处理器核心，通过集成时序错误检测和恢复电路，有效应对电压跌落、温度变化和器件老化等动态变化，从而消除传统设计中不必要的频率或电压保护带，显著提升性能和能效。
▸提出了一种基于时序错误检测的自适应机制，允许处理器在接近临界条件下运行，同时通过快速恢复确保正确性。
▸实现了动态电压和频率调整技术，根据实时工作负载和环境变化自动优化功耗与性能。
ISSCC 2010Session 15Digital Processors
提出一种用于住宅网关的低功耗网络处理器，通过集成包引擎实现2Gb/s吞吐量并支持IPsec卸载，解决了在1Gb/s流量下CPU负载100%导致无法保证服务质量的问题。
▸设计高效包引擎实现双向1Gb/s通信（总吞吐量2Gb/s），避免CPU过载。
▸集成24mW低功耗IPsec卸载引擎，在保证安全的同时大幅降低功耗。
ISSCC 2010Session 15Digital Processors
该论文提出了一种基于网络片上（NoC）架构的数字基带处理器，用于MIMO 4G软件定义无线电（SDR），在477mW功耗下实现了灵活性和高性能的平衡，解决了多协议支持和低功耗需求的矛盾。
▸采用NoC互连架构替代传统总线，提高了多核通信效率和可扩展性，支持多种4G协议。
▸通过异构处理单元和动态电压频率调整实现低功耗，总功耗仅477mW，满足移动设备需求。
ISSCC 2010Session 15Digital Processors
该论文设计了一款用于Level-A Evolved EDGE标准的数字基带接收机，功耗仅为4.5mW，旨在提升传统EDGE性能并缩小与HSPA的差距。通过优化数字信号处理架构，实现了低功耗高效接收。
▸提出了一种针对Evolved EDGE标准的低功耗数字基带接收机架构，显著降低功耗至4.5mW。
▸通过算法和电路协同优化，在保持高性能的前提下实现了极低功耗，适用于移动设备。
ISSCC 2010Session 15Digital Processors0.13µm CMOS
该论文实现了一款面向3GPP-LTE标准的Turbo解码器ASIC，在0.13µm CMOS工艺下达到了390Mb/s的吞吐量，芯片面积仅为3.57mm²。该设计针对低成本低功耗的LTE用户设备，解决了高数据率下turbo解码的挑战。
▸实现了390Mb/s的高吞吐量，在0.13µm工艺下达到LTE下行峰值速率要求。
▸芯片面积仅为3.57mm²，实现了高面积效率，适合成本敏感的用户设备。
ISSCC 2009Session 8Digital Processors
本文提出了一款功耗仅342mW的移动应用处理器，集成了全高清多标准视频编解码器，支持H.264、MPEG-2/4等多种格式，解决了在移动设备上实现高性能视频处理与低功耗之间的权衡问题。
▸实现了全高清分辨率下多标准视频编解码的低功耗设计，功耗仅342mW。
▸通过架构优化和电路技术，在保持灵活性的同时大幅提升数据处理带宽和计算能力。
ISSCC 2009Session 8Digital Processors45nm CMOS
本文提出一种采用间歇操作技术的45nm单芯片应用与基带处理器，实现在移动电话中兼顾高性能与低功耗的需求。通过动态调整操作周期，在重负载时提供高吞吐量，在轻负载时大幅降低功耗。
▸提出间歇操作技术，允许处理器在微秒级时间尺度上动态切换活跃与休眠状态，从而按需调整性能与功耗。
▸将应用处理器和基带处理器集成在单芯片上，并采用45nm工艺实现，减小面积和成本。
ISSCC 2009Session 8Digital Processors
该论文提出了一款支持4096×2160p分辨率的212MPixels/s多视点视频编码器芯片，用于3D/四倍高清电视应用。通过视差估计有效利用视间冗余，降低比特率20%-30%。
▸实现了212MPixels/s的高像素率多视点视频编码器芯片，支持4096×2160p分辨率。
▸采用视差估计技术，有效降低比特率20%-30%，提升编码效率。
ISSCC 2009Session 8Digital Processors90nm CMOS
本文介绍了一款采用90nm CMOS工艺的多格式蓝光播放器SoC，集成了视频解码、音频处理、系统控制等功能，解决了蓝光播放器对不同格式兼容性和高集成度的需求。
▸支持多种蓝光格式（如BD-ROM、BD-R/RE等）的硬件解码，实现多格式兼容。
▸通过先进的SoC架构和低功耗设计技术，在90nm工艺下实现了高性能与低功耗的平衡。
ISSCC 2009Session 8Digital Processors
该论文提出了一款基于生物启发视觉感知算法的实时多目标识别处理器，实现了201.4GOPS的性能和496mW的低功耗。解决了以往处理器只能识别单个目标的问题，适用于视频监控、智能机器人等高级多目标识别应用。
▸采用3级流水线架构与基于网格的感兴趣区域提取，提高了处理效率。
▸引入生物启发的神经感知引擎，实现高能效的多目标识别。
ISSCC 2009Session 8Digital Processors
该论文提出了一种通用识别处理器，采用Haar-like特征和级联分类器，能够检测和识别图像、视频、声音和加速度信号。在QVGA人脸检测任务中，功耗仅为0.47mW/fps，准确率达81%，比传统处理器功耗低57倍，适用于便携电子和无线传感器网络。
▸提出一种支持多种信号（图像、视频、声音、加速度）的通用识别处理器架构
▸采用Haar-like特征和级联分类器实现低功耗高精度检测，功耗比传统方案降低57倍
ISSCC 2009Session 8Digital Processors65nm CMOS
该论文提出了一种在65nm CMOS工艺中采用亚/近阈值供电的多标准JPEG协处理器，实现了超低每帧能耗。通过使用可配置VT平衡器和升压电源开关晶体管，解决了亚阈值操作下工艺变化导致的时序不确定性问题。
▸采用可配置VT平衡器，在0.4V供电下将关键路径的时序标准差降低4.7倍，σ/μ降低3.6倍。
▸使用NMOS电源开关晶体管，其栅极控制电压升压至1.2V（I/O电压），增强了驱动能力。
ISSCC 2009Session 3Digital Processors45nm CMOS
该论文介绍了采用45nm工艺的6核Xeon® 7400系列处理器，实现了超过一百万TPCC的性能。通过创新的时钟分配和去偏斜方案，解决了大芯片上的时钟同步和功耗管理问题。
▸采用级联PLL配置，从单一外部总线生成多个时钟域，支持核心和Uncore逻辑的不同频率需求。
▸每个核心具有独立的去偏斜方案，以应对大芯片上的工艺变化，确保时钟精确同步。
ISSCC 2009Session 3Digital Processors
提出一种基于双DLL的全数字温度传感器，利用温度依赖的逆变器延迟并通过时间数字转换器（TDC）实现温度监测，旨在为微处理器热管理提供低面积、低功耗的片上感测方案。
▸采用双DLL架构，通过比较两个DLL的相位差实现高精度温度测量
▸完全数字实现，无需模拟电路，适合数字工艺集成并降低设计复杂度
ISSCC 2009Session 3Digital Processors
该论文提出了一种用于全局片上通信的收发器，采用非线性电荷注入3抽头发射滤波器和带跨阻前置放大器的采样接收器，通过模式相关电流注入实现前馈均衡，在10mm互连上达到4Gb/s/ch的速率和356fJ/b的能效。
▸提出非线性电荷注入发射滤波器，通过模式相关电流注入替代传统模拟减法，降低功耗。
▸结合跨阻前置放大器和采样接收器，实现高速低功耗信号接收。