ISSCC 2026Session 25Hardware Security2nm MBCFET
本文提出了一种基于亚稳态的真随机数生成器（TRNG），采用二进制搜索和偏移可调比较器，无需预热时间即可工作。该设计对低频噪声、PVT变化和环境攻击具有鲁棒性，并在2nm MBCFET工艺中实现，以20Mb/s速率运行，能量效率1.8pJ/b。
▸利用二进制搜索算法动态调节比较器偏移，实现单源亚稳态TRNG，消除预热时间需求。
▸通过随机模型分析验证，并在2nm先进工艺中实现，确保对PVT变化和环境攻击的容忍性。
ISSCC 2026Session 25Hardware Security
本文提出了一种亚阈值全NMOS可重构物理不可克隆函数（PUF），通过安全配置选择实现每单元6个稳定比特，解决了传统PUF比特错误率高和长期老化问题。该设计在0-70°C和0.6-0.8V范围内达到“零”比特错误率（<6.5e-8），面积仅253F²/有效比特，能耗低至16.8fJ/bit。
▸提出安全配置选择方法，在不暴露秘密PUF数据的情况下实现每单元6个稳定比特，显著提升比特密度和可靠性。
▸采用全NMOS位单元结构，从根本上缓解负偏置温度不稳定性（NBTI）老化效应，并通过45小时加速应力测试验证。
ISSCC 2026Session 25Hardware Security16nm FinFET
提出了一种名为TinyPAD的探测攻击检测器，在16nm FinFET工艺下实现166µm2/lane的超小面积，能够检测芯片间接口上的电容变化以抵御物理探测攻击。该检测器支持高达82pF的负载和0.2pF的最小可检测电容，在-40~125°C和0.65-1.2V供电范围内鲁棒工作，并与5通道8Gb/s/lane的芯片间接口集成，相比现有技术实现了3.3倍更大负载、2.5倍更小检测电容、1.3倍更宽温度和1.2倍更宽电压范围，同时面积开销降低11倍。
▸采用面积仅166µm2/lane的紧凑结构，实现探测攻击检测，适用于高密度芯片间互连。
▸通过变容检测技术，在宽温度（-40~125°C）和宽电压（0.65-1.2V）范围内保持鲁棒性，最小可检测电容达0.2pF。
ISSCC 2026Session 25Hardware Security
本文提出了一种低开销的SHA-3引擎，通过融合双轨预充电逻辑和非对称掩码技术，实现了对毛刺和跳变鲁棒的安全防护。该引擎在0.046mm²面积下，仅增加17%面积开销和27%能量开销，且无延迟损失，同时通过了超过1亿次功率/电磁TVLA测试。
▸提出了一种无毛刺的双轨预充电逻辑（Glitch-free DPL），将掩码状态减少3倍，显著降低了寄存器面积和逻辑能耗。
▸采用非对称掩码共享刷新机制（LMDPL），在保持安全性的同时进一步优化了面积和能量效率。
ISSCC 2026Session 25Hardware Security
本文提出一款面积0.05mm²、功耗1.19-7.34mW的SQIsign后量子签名验证硬件加速器，针对IoT应用。通过优化的Montgomery乘法器实现2倍加速与节能，高效内存组织节省31%面积，性能较汇编优化软件提升一个数量级。
▸优化的Montgomery乘法器设计实现2倍速度提升和能量节省
▸高效内存组织策略带来31%的面积缩减
ISSCC 2026Session 25Hardware Security28nm CMOS
本文提出OmniCrypt，一款28nm CMOS工艺下硅验证的多方案全同态加密(FHE)加速器，支持自举(bootstrapping)和方案切换。通过集成三个专用引擎和片上数据生成，有效减少内存和计算开销，实现高达435.9M-GOPS/W的能效和252.8M-GOPS的性能，在CKKS自举吞吐量上达到最高，相比CPU加速107倍。
▸首次提出支持自举和方案切换的多方案FHE加速器架构。
▸集成三个专用引擎（外部乘积计算、片上数据生成、SAM3模乘器）以最小化内存和计算开销。
ISSCC 2026Session 25Hardware SecurityIntel16
本文提出首款密码分析-ASIC协同优化的后量子密码芯片，在Intel16工艺上实现了极小的面积、功耗和内存占用。相比最先进的M-LWE加速器面积减少8倍，相比通用PQC处理器面积减少509倍，能量-面积积降低8.5倍，适用于资源受限的物联网设备。
▸首次实现密码分析与ASIC协同优化，显著降低PQC芯片的面积和功耗。
▸在16nm工艺上实现0.042mm²超小面积和0.66µJ/Ops超低能耗，频率范围0.1MHz至1.03GHz。
ISSCC 2026Session 25Hardware Security28nm CMOS
本文提出了一款基于28nm CMOS工艺的3.24mm² torus全同态加密(FHE)处理器，通过安全保留的低比特宽度torus量化、分治多项式乘法引擎以及无冲突原子swizzling与全深度流水线技术，分别降低了62%的延迟、提升29%的能效并减少96%的内存需求。该处理器在bootstrapping操作中相比CPU实现了196倍的能效提升，支持对加密数据的任意计算。
▸提出安全保留的低比特宽度torus量化与密钥提示，将密钥提示延迟减少62%。
▸采用分治策略的创新多项式乘法引擎，提升能量效率29%。
ISSCC 2026Session 25Hardware Security65nm CMOS
本论文提出了一种基于浮空锁存器的真随机数发生器（FL-TRNG），通过利用浮空储层电容作为电源实现了0.066pJ/b的高能效，同时固有地抵抗电源噪声注入攻击。该架构还采用电流饥饿反相器进行失配补偿，增强了对工艺、电压和温度变化的容忍度。
▸采用浮空储层电容作为电源的锁存器结构，从根本上抵御电源噪声注入攻击。
▸利用电流饥饿反相器实现动态失配补偿，提升工艺、电压和温度（PVT）鲁棒性。
ISSCC 2026Session 25Hardware SecurityIntel 3 CMOS
该论文提出了一款名为HERACLES的8192路SIMD可编程可扩展全同态加密（FHE）加速器SoC，采用Intel 3 CMOS工艺制造，支持单周期8k多项式算术，旨在解决隐私保护云计算中的性能瓶颈问题。
▸实现了8192路SIMD可编程架构，提供高并行度FHE运算能力
▸单周期完成8k多项式算术运算，显著降低FHE计算延迟
ISSCC 2025Session 17Hardware Security3nm FinFET
该论文提出了一种用于硬件安全的100MHz自校准RC振荡器，能够检测时钟毛刺攻击，消除对外部晶振的依赖。采用3nm FinFET工艺实现，可集成在SoC中用于启动时钟监控和攻击检测。
▸提出一种自校准RC振荡器架构，无需外部参考即可产生稳定时钟，增强SoC启动安全性
▸集成了时钟毛刺检测功能，可实时监控系统时钟并识别攻击
ISSCC 2025Session 17Hardware Security
该论文提出了一种基于眼图开度概念的仲裁器PUF，通过自动错误检测机制实现PVT鲁棒的掩码和比特稳定，用于生成可靠的硬件指纹。解决了传统PUF在电压、温度和工艺变化下比特不稳定的问题。
▸提出眼图开度仲裁器PUF架构，利用信号眼图开度作为稳定性判据，提高指纹生成的一致性。
▸引入自动错误检测机制，动态调整掩码以抵消PVT变化，实现无需存储的比特稳定。
ISSCC 2025Session 17Hardware Security3nm GAA, 8nm FinFET
本文提出了一种仅使用标准单元实现的物理不可克隆函数（PUF）设计，通过利用工艺失配中的阈值电压倾斜（Vth-Tilting）提取熵。该设计在3nm GAA和8nm FinFET两种先进工艺节点上实现并验证了其有效性。
▸首次在3nm GAA和8nm FinFET先进工艺中实现基于标准单元的PUF，利用Vth倾斜产生随机性
▸无需定制电路或模拟模块，完全基于数字标准单元，提高了设计的可移植性和低成本
ISSCC 2025Session 17Hardware Security
本文提出了一款基于MK-CKKS方案的安全多党计算处理器，实现了30.4GOPS/mW的高能效，解决了多用户协作计算中的数据隐私保护问题。
▸首次将MK-CKKS方案硬件化，支持无限数量参与方的安全计算
▸通过架构优化实现30.4GOPS/mW的能效，显著优于现有方案
ISSCC 2025Session 17Hardware Security28nm
本文提出了一款28nm工艺的可重构多方案全同态加密处理器，实现了4.05µJ/加密和8.72kHMul/s的性能，旨在解决全同态加密带来的计算速度慢和内存膨胀问题。
▸支持多种全同态加密方案的可重构架构，提高了灵活性和适用性。
▸通过优化的硬件设计实现了低能耗和高吞吐量，显著降低了加密计算的开销。
ISSCC 2025Session 17Hardware Security
本文提出了一种无传感器的激光电压探测（LVP）攻击检测方法，通过运行时泄漏偏移监测来识别攻击，避免了传统传感器带来的额外开销。该方法在芯片上实现了仅4.35%的面积开销，为低成本、低功耗的硅系统提供了有效的硬件安全防护。
▸首次提出无传感器架构的LVP攻击检测，利用芯片运行时泄漏电流的偏移特性作为攻击指示器。
▸实现了极低的面积开销（4.35%），适合资源受限的嵌入式系统。
ISSCC 2023Session 15Hardware SecurityIntel 4 CMOS
该论文提出了一种在Intel 4 CMOS工艺上实现的抗故障注入攻击的AES-256引擎，通过创新的错误检测机制实现了99.1%至99.99%的错误覆盖率，解决了传统冗余计算和线性校验器在非线性Sbox逆操作中覆盖率不足的问题。该引擎在100Gbps吞吐量下有效抵御差分故障分析攻击。
▸提出了一种基于非线性错误检测的故障注入攻击抵抗机制，克服了传统线性奇偶校验器在Sbox逆操作中覆盖率低的缺陷。
▸实现了99.1%至99.99%的高错误覆盖率，同时避免了2倍面积和性能开销的冗余计算方案。
ISSCC 2023Session 15Hardware Security28nm CMOS
该论文提出了一款基于28nm工艺的Paillier同态加密处理器，实现了68MOPS的性能和0.18µJ/Op的功耗效率。通过采用位串行稀疏密文计算方法，解决了同态加密计算中高计算复杂度和能效比低的问题。
▸首次在Paillier同态加密处理器中引入位串行稀疏密文计算技术，大幅降低计算开销。
▸通过稀疏密文表示和位串行架构，实现了高能效的加密运算，适用于物联网安全应用。
ISSCC 2023Session 15Hardware Security
本文提出一款面向车载通信网关的处理器，实现33kDMIPS性能、6.4W功耗和40ms CAN总线启动时间。通过并行启动CAN服务、双缓冲解密与数据加载等创新，在保证10Gbps/W网络路由效率的同时将待机功耗降至1.4mW，解决了车辆网关高吞吐、低延迟和低功耗的矛盾。
▸提出控制域并行启动CAN服务与非CAN服务机制，将CAN启动时间缩短至40ms。
▸采用双缓冲技术实现安全CPU解密与外部存储器数据加载并行执行，提升整体处理效率。
ISSCC 2023Session 15Hardware Security
本论文提出一款2.19µW自供电SoC，集成多模态能量收集与双通道-92dBm灵敏度无线接收功能，采用近阈值电压和自适应电压频率缩放（AVFS）技术提升能效与可靠性，并内置4nW、±4.8°C精度的片上温度传感器。
▸实现2.19µW超低功耗自供电SoC，集成多模态能量收集与双通道-92dBm灵敏度无线接收。
▸采用近阈值电压与自适应电压频率缩放（AVFS）技术，在宽工艺变化和-40°C~85°C温度范围内减少余量，提升能效和可靠性。
ISSCC 2023Session 15Hardware Security
本文提出一种自供能SoC，采用分布式协作能量收集和多芯片电源管理，用于系统在光纤（System-in-Fiber）中的微型化无线传感节点。该SoC能够以nW级功耗持续感知生物和环境信号（如钠离子、葡萄糖、温度、神经信号），解决了毫米级自供能系统的自主运行和功耗瓶颈。
▸提出分布式协作能量收集架构，允许多个能量收集单元协同工作，提高从微弱环境能量源（如热能、振动）中获取能量的效率。
▸设计多芯片电源管理方案，通过芯片间协调实现低功耗电源分配和电压调节，支持系统在光纤中的灵活集成与低功耗运行。
ISSCC 2022Session 34Hardware SecurityIntel 4 CMOS
该论文提出了一种在Intel 4 CMOS工艺上实现的8.3-18Gbps可重构AES引擎，通过双核架构和盲体偏置技术抵抗侧信道攻击，解决了传统防护方法无法抵御强大攻击者的问题。
▸提出可重构的侧信道攻击抵抗架构，结合双核和盲体偏置技术，实现灵活的安全防护。
▸在Intel 4先进工艺上实现高速AES引擎，支持8.3-18Gbps的吞吐率。
ISSCC 2022Session 34Hardware Security
针对神经网络硬件加速器在低功耗IoT节点中面临功耗侧信道攻击的风险，提出了一种基于阈值实现（Threshold Implementation）的加速器设计，同时保护模型参数和输入数据不被泄露。该工作在硬件层面实现了对神经网络计算的掩码防护，有效抵御基于功耗的侧信道攻击。
▸首次将阈值实现技术应用于神经网络加速器，同时保护模型权重和输入特征免受功耗侧信道攻击。
▸设计了低开销的掩码方案，在保证安全性的同时保持硬件效率，适用于资源受限的IoT节点。
ISSCC 2022Session 34Hardware Security28nm CMOS
该论文提出了一款28nm工艺的敏捷密码处理器，用于后量子密码学，支持多种数学问题（如格、编码、多变量）的密钥封装和数字签名。通过高效架构实现了48KOPS的吞吐量和3.4µJ/Op的能效，解决了后量子密码标准对高吞吐量、灵活性和多算法支持的需求。
▸提出支持多种数学问题（格、编码、多变量）的敏捷密码处理器架构，实现密码算法灵活性。
▸在28nm工艺下实现48KOPS吞吐量和3.4µJ/Op能效，兼顾高性能与低功耗。
ISSCC 2021Session 36Hardware Security
该论文提出了一种具有自动自检查和自修复功能的物理不可克隆函数（PUF）设计，解决了传统PUF在环境变化下可靠性不足的问题，实现了低于3×10^-8的比特错误率，从而减轻了对纠错码的依赖。
▸提出自动自检查机制，能够实时检测PUF输出中的错误比特。
▸引入自修复电路，无需外部干预即可自动纠正检测到的错误，显著提升可靠性。
ISSCC 2021Session 36Hardware Security
该论文提出了一种结合工艺失配放大器和振荡器崩溃拓扑的物理不可克隆函数（PUF），旨在解决物联网应用中低成本安全认证的需求。通过利用工艺变化产生的不可预测性，该PUF能够生成唯一且稳定的挑战-响应对，同时保持小面积和低功耗。
▸提出了一种结合工艺失配放大器和振荡器崩溃拓扑的新型PUF结构，利用工艺变化实现高唯一性和可靠性。
▸通过优化电路设计，实现了对电源和温度变化的强免疫性，确保PUF响应的稳定性。
ISSCC 2021Session 36Hardware Security
本文提出一种基于反馈SPN（Substitution-Permutation Network）结构的新型强PUF，利用单元内热载流子效应实现低误码率。该设计显著增强了非线性，有效抵抗建模攻击，并实现了小于0.73%的比特错误率，适用于低功耗、低延迟的物联网认证场景。
▸提出反馈SPN结构以增加PUF响应的非线性，从而提升对建模攻击的抵抗能力。
▸利用单元内热载流子效应实现高可靠性，使得误码率低于0.73%，同时保持低功耗和低延迟。
ISSCC 2021Session 36Hardware Security
该论文提出了一种针对电磁/功耗侧信道分析攻击的AES-256加密芯片，采用数字友好的电流源和环形振荡器实现签名衰减，以增强抗攻击能力。解决了传统电路级防护措施在单一策略下难以达到高安全级别的问题。
▸提出了一种基于数字友好电流源的签名衰减技术，有效降低功耗和电磁侧信道信息泄露。
▸利用环形振荡器实现随机化，增强抗侧信道攻击能力，达到超过10亿次最小泄露轨迹数。
ISSCC 2021Session 36Hardware Security
该论文提出了一种统一的存内动态真随机数发生器（TRNG）和多比特静态物理不可克隆函数（PUF）熵生成架构，用于普适硬件安全。通过共享存储单元实现TRNG和PUF功能，在0.8-1V供电和-10至75°C温度范围内，TRNG的最小熵大于0.99，通过所有NIST测试，实现了密码级随机性。
▸首次提出统一的存内动态TRNG和多比特静态PUF架构，共享存储单元以降低面积开销。
▸通过动态和静态熵源结合，在宽电压和温度范围内保持高随机性和稳定性，无需额外校准。
ISSCC 2020Session 27Hardware Security28nm FDSOI
本文提出了一种在28nm FDSOI工艺上实现的高可靠性物理不可克隆函数（PUF），满足AEC-Q100 Grade 1和ISO26262 ASI汽车级标准。通过结合多种投票机制和纠错技术，解决了PUF响应稳定性问题，适用于安全密钥生成。
▸在28nm FDSOI工艺上实现了满足汽车级可靠性要求的PUF设计
▸结合时间/空间多数投票和BCH纠错等方案，显著提高PUF响应稳定性
ISSCC 2020Session 27Hardware Security65nm CMOS
该论文在65nm CMOS工艺中实现了一个AES-256加密引擎，通过电流域签名衰减技术（超过350倍）有效抑制了与密钥相关的电磁和功耗泄漏，显著提高了对侧信道攻击的抵御能力。
▸提出了一种基于电流域签名衰减的物理层防护方法，同时抑制电磁和功耗泄漏。
▸实现了超过350倍的电流域签名衰减，显著提升AES-256的侧信道攻击抗性。
ISSCC 2020Session 27Hardware Security
该论文提出了一款基于ARM Cortex-M33的性能调节型超低功耗MCU，支持0.8-38MHz动态电压频率调整（DVFS）和SIMD指令，睡眠功耗仅为10nW，主要解决了电池供电传感器节点在长时间休眠时的超低功耗需求。
▸实现了10nW的超低睡眠功耗，通过亚阈值电路设计显著降低待机能量消耗
▸采用动态电压频率调整（DVFS）和性能调节技术，在0.8-38MHz宽频率范围内优化能效
ISSCC 2020Session 27Hardware Security65nm CMOS
该论文提出了一款65nm能量采集超低功耗SoC，集成256kB Cortex-M0微控制器，实现了89.1µW的连续机器健康监测无线传感。通过集成超级电容管理和多种振动能量采集模态，解决了工业设备长期免电池无线监测的功耗与能量供给难题。
▸集成256kB SRAM的Cortex-M0处理器，在89.1µW总功耗下实现连续机器健康监测。
▸片上超级电容管理电路，支持多种振动能量采集模态自适应切换。
ISSCC 2019Session 25Hardware Security
该论文提出一种利用安全感知的集成电压调节器技术，增强128位AES引擎对功耗和电磁侧信道攻击的抵抗能力。通过并行与串行数据路径的AES引擎实现，显著提升了安全性。
▸首次采用安全感知的集成电压调节器（IVR）同时提升功耗和电磁侧信道攻击的抵抗性
▸针对并行（128位）和串行（8位）两种AES架构进行优化，验证了方案的有效性
ISSCC 2019Session 25Hardware Security
本文提出一种基于RRAM的可重构物理不可克隆函数（PUF），利用后处理随机源实现密钥生成与认证。该设计解决了传统硅基PUF对操作条件敏感的问题，原生比特错误率低于6×10⁻⁶。
▸利用RRAM后处理随机源作为PUF的熵源，提高对操作环境变化的鲁棒性。
▸提出可重构PUF架构，允许动态改变响应，增强安全性。
ISSCC 2019Session 25Hardware Security
该论文提出了一种面积为562F2的物理不可克隆函数（PUF），并采用零开销稳定方案来提升PUF响应在PVT变化下的稳定性，解决了传统PUF需要额外纠错电路或辅助存储的问题，适用于低成本低功耗的物联网设备密钥存储。
▸实现了仅562F2的超小面积PUF单元，显著降低芯片面积开销。
▸提出零开销稳定方案，无需额外纠错电路或辅助存储即可提高PUF响应稳定性。