ISSCC 2026Session 7Image Sensors
本文提出了一种基于锗单光子雪崩二极管（Ge-SPAD）的短波红外/近红外直接飞行时间距离传感器，通过可编程宏像素分配和集成直方图处理，实现了26mW超低功耗下的30fps 400×300像素成像，解决了传统dToF传感器功耗高、灵活性差的问题。
▸提出可编程宏像素分配方案，允许灵活组合SPAD单元（如3×3）以平衡分辨率与功耗，仅在需要时激活传感器区域。
▸集成高速多事件时间数字转换器（TDC）和最多100个并行直方图处理单元，支持自动曝光控制，有效抑制暗计数率（DCR）噪声。
ISSCC 2026Session 21RF & Wireless2nm gate-all-around (GAA)
本文提出一种基于RC的温度传感器，采用2nm gate-all-around工艺，通过完全堆叠低TCR金属电阻和环形振荡器时间数字转换器（TDC）来最小化硅面积（625μm²）。采用时间偏移压缩技术克服低TCR金属电阻的缺点，在-40~125°C范围内实现±0.5°C（3σ）的精度和12μs的转换时间，精度FoM达到0.017nJ·%²。
▸完全堆叠低TCR金属电阻与环形振荡器TDC，实现625μm²的超小面积。
▸提出时间偏移压缩技术，在12μs转换时间内保持高精度，克服低TCR金属电阻的响应速度限制。
ISSCC 2022Session 12Medical & Bio
本文提出一款200×256像素的异构集成图像传感器，将基于MoS2二维纳米材料的光电FET阵列与CMOS时间数字转换器集成，采用脉宽调制模式通过光电流放电电容并计数时钟周期来测量光强，解决了二维材料光探测器与CMOS读出电路集成的问题，实现了76dB的动态范围。
▸首次将基于MoS2的二维纳米材料光电FET阵列与CMOS时间数字转换器异构集成，实现像素级光强到数字时间的转换。
▸采用脉宽调制（PWM）模式，通过光电流放电电容并计数时钟周期，在76dB动态范围内实现高精度光强测量。
ISSCC 2021Session 7Image Sensors
本文提出了一种48×40分辨率的闪光LiDAR传感器，通过像素内缩放直方图时间数字转换器（TDC）解决了传统SPAD LiDAR数据量大、限制空间分辨率和帧率的问题，实现了13.5mm的深度分辨率。
▸提出像素内缩放直方图TDC，大幅减少ToF数据量，提升空间分辨率和帧率
▸实现48×40阵列与13.5mm深度分辨率的良好平衡
ISSCC 2018Session 15RF & Wireless
本文提出一种40nm CMOS的36.3-38.2GHz分数-N FMCW Chirp合成器PLL，采用连续时间带通ΔΣ调制器实现噪声整形，解决了毫米波全数字PLL中传统TDC性能受限的问题，达到-216dBc/Hz^2的低相位噪声。
▸采用连续时间带通ΔΣ调制器替代传统TDC，实现噪声整形，降低相位噪声。
▸实现36.3-38.2GHz分数-N FMCW Chirp合成，适用于汽车雷达等毫米波应用。
ISSCC 2015Session 15Data Converters
该论文提出了一种基于随机相位插值的时数转换器(TDC)，在0.6V低电压下实现了1.17ps的高分辨率，且具有PVT容忍性和可综合性。它解决了传统TDC因延迟单元变化和失配导致的性能受限问题，同时避免了高功耗和大面积开销。
▸采用随机相位插值技术实现16倍空间插值，在低电压下获得高分辨率。
▸设计具有PVT鲁棒性的电路结构，无需额外误差校正或外部控制。
ISSCC 2015Session 14Digital Processors
提出一种采用参考倍乘时间数字转换器的5GHz数字分数N锁相环，实现了-95dBc参考杂散和9.5mW功耗，解决了传统DPLL中量化噪声高和模块噪声要求严格的问题。
▸采用参考倍乘架构，提高ΔΣ调制器过采样率，将量化噪声推向高频，无需复杂噪声消除。
▸通过降低分频值，放宽PLL构建模块的噪声要求，实现低功耗设计。
ISSCC 2015Session 11Image Sensors
本文提出一种基于时间相关单光子计数（TCSPC）的传感器，集成14GS/s直方图时间数字转换器（TDC），用于超快光波形记录。解决了传统TCSPC系统中速度与集成度的瓶颈，适用于激光雷达、3D成像和光学显微镜等应用。
▸实现了14GS/s的高速直方图TDC，显著提升TCSPC系统的采样速率。
▸将单光子雪崩二极管（SPAD）阵列与高速TDC单片集成，降低系统复杂性和功耗。
ISSCC 2013Session 20Clocking & PLLs
提出一种采用多输出Bang-Bang鉴相器和基于相位插值的分数分频器的数字锁相环，解决了传统Bang-Bang PLL仅能整数N操作的限制，实现了2.4psrms的低抖动性能。
▸提出多输出Bang-Bang鉴相器架构，在不增加复杂度下提升相位检测精度。
▸利用相位插值器实现分数N分频，使Bang-Bang PLL具备分数N能力。
ISSCC 2012Session 27Data Converters
该论文提出了一种基于开关环形振荡器的高度数字化时间-数字转换器（TDC），实现了13位分辨率、315fsrms抖动、2mW功耗和500MS/s采样率，带宽为1MHz。解决了传统TDC分辨率受限于工艺门延迟以及流水线TDC中时间残差放大器非线性难以控制的问题。
▸采用开关环形振荡器结构，实现了高分辨率、低功耗的全数字TDC设计。
▸通过数字技术克服了传统TDC中模拟电路的非线性问题，提高了鲁棒性。
ISSCC 2012Session 14Digital Circuits
本文提出了一种高分辨率、低功耗的ΔΣ时间数字转换器（TDC）和Bang-Bang数字锁相环（PLL）。TDC采用时间差累加器实现0.004mm²面积和250µW功耗，PLL使用伪随机数发生器（PRNG）以2.5mW功耗实现0.012mm²面积，解决传统TDC功耗高和模拟电路复杂的问题。
▸提出时间差累加器（Time-Difference Accumulator）技术，实现小面积低功耗的ΔΣ TDC。
▸在Bang-Bang数字PLL中引入伪随机数发生器（PRNG），降低带内噪声或抖动。
ISSCC 2011Session 5Clocking & PLLs65nm CMOS
本文提出了一种基于旋转行波振荡器（RTWO）的全数字锁相环（ADPLL），并集成了一个32相嵌入式相位-数字转换器。该架构避免了传统TDC所需的复杂电路和校准，简化了系统设计。
▸采用旋转行波振荡器（RTWO）替代环形振荡器，提供多相时钟信号，实现高分辨率相位检测。
▸提出了嵌入式相位-数字转换器，直接利用RTWO的多相输出进行相位量化，无需额外的TDC和归一化校准。
ISSCC 2011Session 5Clocking & PLLs
本文提出了一种基于1位时间数字转换器（即bang-bang相位检测器）的分数-N数字锁相环，在4.5mW功耗下实现了560fsrms的积分抖动（3kHz至30MHz），解决了传统高性能TDC设计复杂且功耗大的问题。
▸采用1位TDC（bang-bang相位检测器）替代高分辨率TDC，大幅简化了数字PLL的设计并降低了功耗。
▸在分数-N数字PLL中实现了优异的抖动-功耗折中，达到了560fsrms抖动@4.5mW的性能。
ISSCC 2011Session 3RF & Wireless65nm CMOS
该论文提出了一种用于手机的无杂散全数字锁相环（ADPLL），采用65nm CMOS工艺。它解决了数字控制振荡器（DCO）和时间数字转换器（TDC）量化导致杂散和相位噪声的问题。
▸提出了抑制DCO有限步长引起的远区杂散和相位噪声的技术
▸改进了TDC分辨率以降低近整数N信道的数据调制和频谱掩模失真
ISSCC 2011Session 27Data Converters
该论文提出了一种1.7mW、11位分辨率的1-1-1 MASH ΔΣ时间数字转换器(TDC)，采用基于松弛振荡器的结构。通过将参考电压与参考电流关联，使振荡器频率仅依赖于无源RC元件，从而显著提升了对工艺、电压和温度(PVT)变化的容忍性，并改善了级间匹配。
▸提出基于松弛振荡器的1-1-1 MASH ΔΣ TDC架构，在低功耗下实现高分辨率。
▸通过关联VREF和IREF使振荡器频率仅取决于RC无源器件，增强了PVT稳定性。
ISSCC 2011Session 17Medical & Bio
提出了一种160×128像素的单光子图像传感器，每个像素内集成了55ps分辨率、10位时间数字转换器（TDC），能够高精度地解析单个光子的到达时间，解决了荧光寿命成像（FLIM）等应用中对高时间分辨率光子检测的需求。
▸首次在像素级集成55ps分辨率、10位时间数字转换器（TDC），实现了单光子时间信息的精准数字化。
▸构建了160×128像素的SPAD阵列，结合片上TDC实现了高帧率、高分辨率的时间分辨成像。
ISSCC 2010Session 9Digital Circuits
该论文提出了一种用于高性能处理器的原位延迟松弛监测器，采用全数字自校准的5ps分辨率时间数字转换器，直接测量路径时序裕量以应对工艺、电压和温度变化。相比传统增加裕量的方法或复杂的纠错方案，该设计以最小侵入性实现了高精度监测，有助于动态调整时序、提升性能并降低功耗。
▸提出全数字自校准的5ps分辨率时间数字转换器，实现原位延迟松弛监测，避免传统模拟电路的复杂性。
▸采用最小侵入式设计，直接嵌入关键路径中，能够捕获局部PVT变化，无需额外时序裕量或复杂纠错逻辑。
ISSCC 2010Session 26Digital Circuits
该论文提出了一种3MHz带宽、3.6GHz的数字分数N锁相环，结合了4ps时间数字转换器（TDC）与数字线性化算法，以及带有失配消除算法的反馈相位插值器。解决了TDC非线性导致的杂散问题以及相位插值器失配引起的相位误差，实现了快速准确的杂散消除。
▸采用4ps分辨率的亚门延迟TDC，并结合数字线性化算法实现无乘法器计算，快速消除杂散。
▸提出反馈相位插值器与数字失配消除算法，无需复杂校准环路即可后消除相位误差。
ISSCC 2008Session 30Data Converters90nm CMOS
该论文提出了一种基于局部无源插值的高分辨率时间-数字转换器(TDC)，在90nm CMOS工艺下实现了4.7ps分辨率、0.7-LSB单次精度和19pJ/转换的低功耗。解决了传统Vernier TDC延迟线过长的问题，适用于时间飞行测量、抖动测试等应用。
▸采用局部无源插值技术实现亚门级延迟分辨率，避免了长延迟线带来的面积和功耗开销。
▸通过单次精度0.7-LSB和19pJ/转换的低功耗，实现了高性能与低能耗的平衡。
ISSCC 2008Session 2Image Sensors
medical sciences and computer vision, just to name a few. Deep sub-nanosecond timing resolution, in combination with high sensitivity, is becoming increasingly important in a number of imaging methods
ISSCC 2008Session 2Image Sensors
该论文提出了一种128×128像素的单光子成像器，集成了片上级10位时间数字转换器（TDC）阵列，实现了97ps的时间分辨率，用于高灵敏度、深亚纳秒定时成像应用。
▸实现了128×128单光子雪崩二极管（SPAD）像素阵列与列级10位时间数字转换器阵列的单片集成
▸达到了97ps的高时间分辨率，适用于医学和计算机视觉等需要深亚纳秒精度的成像方法
ISSCC 2008Session 19Clocking & PLLs
该论文提出了一种3GHz分数N全数字锁相环（ADPLL），通过精确的时间数字转换器（TDC）校准和失配校正技术，解决了传统TDC线性度不足导致杂散含量高的问题，实现了宽带操作和低杂散性能。
▸提出了一种精确的TDC校准方法，提高了TDC的线性度，降低了量化噪声。
▸引入了失配校正技术，补偿了TDC单元间的失配，进一步改善了PLL的杂散性能。