ISSCC 2026Session 8Wireline I/O
本文提出一种无电阻的7位SST DAC发射机，集成8抽头前馈均衡器（FFE）和三种类型分段，实现了低寄生电容、紧凑面积和工艺可扩展性。为减少4:1复用器输出的码间干扰抖动，提出双反馈均衡器，在28nm CMOS工艺下支持112Gb/s PAM-4和168Gb/s PAM-8速率，能量效率分别为1.59pJ/b和1.06pJ/b。
▸采用无电阻SST DAC架构，消除大电阻带来的寄生和面积开销，提升高速性能。
▸提出三种类型分段设计（如主段、子段等），优化线性度和功耗。
ISSCC 2026Session 24Sensors
该论文提出了一种用于3D虚拟现实的张量显示处理器，通过算法-架构协同优化将焦堆栈转换为张量显示，降低了计算和硬件复杂度。在200MHz时钟频率下实现了161Mpixels/s的最大吞吐量（等效于HD分辨率下87fps），归一化能耗为0.9nJ/pixel，PSNR为23.7-24.8dB。
▸采用算法-架构协同优化，将焦堆栈转换为张量显示，显著降低计算复杂度。
▸实现了高吞吐量（161Mpixels/s）和低能耗（0.9nJ/pixel），适用于VR/AR显示处理。
ISSCC 2025Session 2Digital Processors
本文提出了一款用于4K超高清真视频超分辨率的图像信号处理器，实现了210fps的高帧率处理。该处理器采用基于神经网络的框架，包含对齐和细化阶段，旨在将低分辨率视频转换为高分辨率视频，适用于流媒体和视频会议等低带宽场景。
▸实现了210fps的4K超高清视频超分辨率处理，达到实时性能。
▸设计了高效的神经网络对齐与细化架构，在保证图像质量的同时降低计算复杂度。
ISSCC 2025Session 17Hardware Security
本文提出了一款基于MK-CKKS方案的安全多党计算处理器，实现了30.4GOPS/mW的高能效，解决了多用户协作计算中的数据隐私保护问题。
▸首次将MK-CKKS方案硬件化，支持无限数量参与方的安全计算
▸通过架构优化实现30.4GOPS/mW的能效，显著优于现有方案
ISSCC 2025Session 15AI / ML
该论文提出了一种用于脑机接口语音解码的神经信号处理器，实现了3.9mW功耗和200字/分钟的通信速率。解决了现有脑机接口需要外部刺激或通信速率低的问题，实现了自然语音的高效解码。
▸提出了一种低功耗神经信号处理器，支持实时语音解码，功耗仅3.9mW。
▸实现了200字/分钟的高通信速率，接近自然语音速度，提升了脑机接口的实用性。
ISSCC 2022Session 33Digital Processors
提出了一种用于癫痫发作预测的神经信号处理器，实现了每分类仅消耗96.2nJ的超低能耗，通过可适配智能技术适应不同患者的脑电特征，解决了植入式闭环神经调控系统对实时、低功耗癫痫检测的需求。
▸提出每分类能耗仅96.2nJ的神经信号处理器，大幅降低功耗以适应植入式应用。
▸采用可适配智能架构，能够在线调整分类参数以匹配不同患者的脑电模式，提高预测准确性。
ISSCC 2021Session 4Digital Processors
Super resolution is the process of reconstructing a high-resolution (HR) image from a low-resolution (LR) one. Super-resolution technology enables high-resolution video streaming, image zoom-in, and f
ISSCC 2021Session 29Digital Circuits
本文提出了一种基于无复制DTC背景校准的紧凑型分数输出分频器，解决了传统DTC校准对PVT敏感的问题。该设计在0.008mm²面积和1.5mW功耗下实现了0.625至200MHz的频率范围和120fsrms的抖动性能。
▸提出无复制DTC的背景校准技术，消除了对复制DTC的依赖，降低了面积和功耗。
▸实现了极小的芯片面积（0.008mm²）和低功耗（1.5mW），同时保持宽频率范围和低抖动。
ISSCC 2020Session 25Digital Circuits
These PLLs exhibit features like small area, large tuning range, and multiple output phases. However, their jitter performance is worse than that in LC-oscillator-based PLLs. Although a wider PLL band
ISSCC 2020Session 21Digital Processors
该论文提出了一种用于微机器人自主导航的路径规划处理器，采用IDA*算法实现2D/3D环境下的高效路径规划，每任务仅消耗1.5µJ能量，解决了微机器人电池续航有限的问题。
▸针对微机器人导航的能耗限制，设计了基于IDA*算法的低功耗路径规划处理器
▸支持2D和3D环境下的自主导航，实现超低能耗（1.5µJ/Task）
ISSCC 2018Session 13AI / ML40nm CMOS
该论文提出了一种基于压缩感知的重构引擎，用于实时生理信号监测。通过引入稀疏度估计框架和鲁棒正交匹配追踪算法，解决了传统OMP算法对测量噪声敏感和收敛速度慢的问题。芯片采用40nm CMOS工艺实现，支持232至1996KS/s的采样率。
▸提出稀疏度估计框架，动态调整重构参数以提高噪声鲁棒性
▸设计鲁棒正交匹配追踪算法，加速收敛并降低计算复杂度
ISSCC 2017Session 6Wireline I/O40nm CMOS
本文提出了一款采用40nm CMOS工艺的56Gb/s PAM-4/NRZ收发器，集成了串化/解串器、FFE/CTLE/DFE均衡、CDR和眼图监测电路，解决了超高速数据链路（如400GbE）中高性能与低功耗的挑战。该收发器在14GHz下24dB损耗时实现BER<10^-12，功耗仅602mW。
▸采用高度并行化架构，集成64:4串化器和3抽头四分之一速率FFE，实现56Gb/s高速传输。
▸通过多相滤波器（PPF）产生正交时钟，优化锁存器和选择器的时序，降低功耗并提升信号完整性。
ISSCC 2017Session 14Digital Processors
该论文提出了一种全集成数据处理器，用于下一代测序（NGS）中的DNA映射加速。通过专用硬件设计实现Suffix Array排序和向后搜索，在135mW低功耗下完成高通量DNA数据分析，解决了传统软件处理时间过长的问题。
▸首次提出全集成专用数据处理器，将NGS数据映射的两个关键步骤（SA排序和向后搜索）通过硬件加速实现，显著提升处理速度。
▸在仅135mW功耗下完成高性能DNA映射，实现了能效与吞吐量的良好平衡。
ISSCC 2016Session 27Data Converters
该论文提出了一种10位2.6GS/s的时间交织SAR ADC，通过背景时序偏差校准技术解决了多通道采样中的时序失配问题，实现了高带宽和高能效，适用于WiGig和5G等射频应用。
▸提出了一种背景时序偏差校准算法，无需中断ADC正常工作即可实时校正时序误差。
▸采用数字域校准方法，避免了模拟校正带来的反馈稳定性问题和额外抖动。
ISSCC 2016Session 19Digital Circuits
该论文提出了一种3.2GHz数字锁相环（PLL），通过背景电源噪声消除技术来抑制电源噪声对PLL抖动性能的影响，避免了传统去耦电容或低压差稳压器（LDO）带来的面积和功耗开销。
▸提出背景电源噪声消除技术，实时校准环内噪声影响，无需额外模拟滤波或稳压器。
▸全数字实现，易于集成到先进CMOS工艺中，降低面积和成本。
ISSCC 2015Session 5Analog Circuits
提出一种采用正交频率斩波技术的2通道电容耦合仪表放大器(CCIA)，实现了-83.2dB的低串扰和0.061mm²的小面积，解决了多通道传感应用中串扰与面积效率的权衡问题。
▸提出正交频率斩波技术，对多通道CCIA使用不同频率的斩波信号以抑制通道间串扰，同时保持低噪声特性。
▸实现了小面积（0.061mm²）的两通道CCIA，兼顾低串扰和面积效率，适合多通道传感阵列应用。
ISSCC 2014Session 21Clocking & PLLs
该论文提出了一种基于数字脉冲宽度调制器(DPWM)的无分频器分数N锁相环，解决了传统无分频器PLL只能工作在整数N模式的问题。通过调制参考信号的脉冲宽度，实现了2.3GHz的分数N频率合成，并达到了-112dBc/Hz的带内相位噪声。
▸首次提出使用数字脉冲宽度调制器(DPWM)实现无分频器PLL的分数N操作，突破了只能整数N的限制。
▸在2.3GHz载波频率下实现-112dBc/Hz的极低带内相位噪声，性能优于传统架构。
ISSCC 2014Session 11Data Converters
该论文提出了一种在40nm CMOS工艺下实现的10位200kS/s子区间SAR ADC，其能效达到0.85fJ/conversion-step，主要面向无线传感器网络和医疗电子设备等需要长电池寿命的应用。通过采用子区间架构和低功耗电路技术，实现了高能效的模数转换。
▸采用子区间SAR架构，结合低功耗电容DAC切换方法，显著降低了每次转换的能量消耗。
ISSCC 2012Session 28Power Management
该论文提出了一种基于新皮层计算模型的36核视觉识别处理器，采用Kautz片上网络实现2.3Tb/s的高带宽通信，在1.0TOPS/W的能效下支持通用视觉识别任务，解决了传统异构多核架构只能处理预定义窄任务的问题。
▸提出基于新皮层计算模型的同构多核架构，模拟人脑统一工作机制，实现通用视觉识别。
▸采用Kautz拓扑的片上网络，提供2.3Tb/s的超高带宽，支持核间高效通信。
ISSCC 2012Session 15mm-Wave65nm CMOS
本文提出一款基于变压器功率合成技术的79GHz功率放大器，采用65nm CMOS工艺实现。在1V供电下达到19.3dBm输出功率，有效解决了毫米波频段高输出功率与低功耗之间的矛盾。
▸采用变压器功率合成技术，提高阻抗变换比并实现高效率功率合成
▸在65nm CMOS工艺中实现79GHz频段19.3dBm的高输出功率
ISSCC 2012Session 14Digital Circuits90nm CMOS
该论文提出了一种在90nm CMOS工艺下实现的全数字延迟锁定环（ADDLL），工作频率范围为6.7MHz至1.24GHz，核心面积仅为0.0318mm²。通过创新的电路设计解决了传统模拟DLL在先进工艺下面临的高漏电流、低电源电压等问题，并实现了快速锁定和宽频率范围。
▸提出了一种面积高效的全数字DLL架构，通过优化延迟单元和数字控制逻辑，在宽频率范围内实现了极小的芯片面积（0.0318mm²）。
▸实现了快速锁定机制，能够在宽频率范围内快速达到锁定状态，适用于高性能数字系统的同步需求。
ISSCC 2011Session 9Wireless65nm CMOS
该论文介绍了一款完全集成的87GHz QPSK收发器，采用65nm CMOS工艺，通过Costas环载波恢复技术实现了无基带处理的载波和数据恢复，显著降低了功耗和面积，解决了传统SiGe或III-V族方案功耗高、集成难的问题。
▸提出了一种无基带处理的Costas环载波恢复架构，直接实现QPSK信号的载波同步和数据恢复，简化了系统设计。
▸在65nm CMOS工艺上实现了87GHz的全集成收发器，包括射频前端和载波恢复电路，达到了低功耗和小面积的目标。
ISSCC 2011Session 8Wireline I/O65nm CMOS
该论文提出了一款采用65nm CMOS工艺的40Gb/s发射机和接收机芯片组，旨在解决下一代光/电通信中高速收发器面临的带宽不足和高功耗问题。针对基于FIR的前馈均衡器因触发器时钟到Q延迟过大导致的性能退化，以及传统判决反馈均衡器的速度限制，论文提出了新的电路架构和设计方法。
▸提出了一种克服触发器时钟到Q延迟影响的FFE架构，可能采用无源延迟元件与可调技术结合，以应对PVT变化。
▸针对DFE的速度限制，设计了新型高速反馈路径或改进的判决反馈均衡器结构。
ISSCC 2011Session 25Wireline I/O
本文提出了一种20Gb/s的数字自适应均衡器/判决反馈均衡器（DFE），采用盲采样技术来解决背板通信中因信道长度、损耗和环境变化引起的严重码间干扰（ISI）问题。相比于传统的频谱平衡法和眼图监控法，该设计具有更好的适应性和鲁棒性。
▸提出了一种结合盲采样的数字自适应均衡器/DFE架构，无需参考时钟或眼图监控即可自动调整均衡系数。
▸实现了20Gb/s的高速数据率，能够有效补偿不同信道特性下的ISI。
ISSCC 2011Session 20Wireline I/O
提出一种6Gb/s接收器，采用自适应DFE-IIR均衡结构，在减少抽头数量的同时补偿长尾码间干扰，实现了32.7dB的均衡能力。
▸将判决反馈均衡器（DFE）与无限脉冲响应（IIR）滤波器结合，用少量抽头有效补偿长尾ISI，降低功耗和面积。
▸采用自适应算法动态调整均衡系数，适应不同信道长度和环境变化。
ISSCC 2010Session 20RF & Wireless
The ever growing bandwidth requirement for novel server technologies including multi-core processing, virtualization, and networked storage leads to multichannel Internet connectivity such as 100GbE.
ISSCC 2010Session 16Data Converters
该论文提出了一种采用时间共享技术的10位100MS/s流水线ADC，仅消耗4.5mW功耗。通过时间共享MDAC中的运算放大器，有效减少了芯片面积和静态功耗，在保持中等速度和高分辨率的同时实现了低功耗设计。
▸提出时间共享技术，使多个流水线级共享同一个运算放大器，大幅降低功耗。
▸优化了MDAC的时序和电容匹配，确保在共享运放条件下仍能维持10位线性度。
ISSCC 2010Session 11mm-Wave65nm CMOS
该论文实现了一个完全集成的77GHz调频连续波（FMCW）雷达系统，采用65nm CMOS工艺。解决了毫米波防撞雷达的集成度问题，实现了单芯片雷达收发系统。
▸首次在65nm CMOS中实现完全集成的77GHz FMCW雷达系统。
▸采用FMCW架构，利用三角波调制实现距离和速度测量。
ISSCC 2009Session 5Wireline I/O
本文提出并验证了亚谐波注入锁定技术，能显著降低PLL相位噪声，成本极低。基于该技术实现了两个20GHz PLL，分别达到149fs_rms和85fs_rms的抖动，功耗仅38mW和105mW。
▸完整分析了亚谐波注入锁定的相位噪声抑制机理，证明了锁定范围内相位噪声可被抑制至注入噪声水平加上20log10N。
▸采用亚谐波注入锁定技术实现了超低抖动和低功耗的20GHz PLL，性能领先。
ISSCC 2009Session 23Clocking & PLLs65nm CMOS
该论文针对65nm CMOS工艺中锁相环（PLL）的泄漏电流问题，提出了一种泄漏抑制技术。该技术有效降低了相位/频率检测器（PFD）、分频器和压控振荡器（VCO）中泄漏电流引起的相位噪声、抖动和共模电压漂移，提升了PLL系统的性能。
▸提出一种适用于PLL中PFD和分频器的泄漏电流抑制电路，减少带内相位噪声和抖动。
▸针对VCO的泄漏电流问题，设计了一种共模电压稳定技术，防止泄漏电流改变VCO工作点。
ISSCC 2009Session 16mm-Wave65nm CMOS
该论文提出了一种工作在128.24至137.00GHz的注入锁定分频器（ILFD），采用65nm CMOS工艺，适用于D波段应用。通过分裂注入和分裂交叉耦合对技术，解决了高频分频器在毫米波频段锁定范围窄和功耗高的问题。
▸采用分裂注入技术，提高了注入效率并扩展了锁定范围。
▸采用分裂交叉耦合对，优化了高频性能并降低了功耗。
ISSCC 2009Session 16mm-Wave65nm CMOS
该论文提出了一款在65nm CMOS工艺中实现的96GHz锁相环（PLL），旨在为W波段应用（如77GHz防撞系统、94GHz成像系统和100Gb/s以太网收发器）提供稳定的参考频率/时钟。通过设计，该PLL实现了低功耗（43.7mW）和高频操作，解决了毫米波频段频率合成中的功耗和性能挑战。
▸采用65nm CMOS工艺实现了96GHz的高频PLL，突破了传统工艺在毫米波频段的限制。
▸通过优化电路架构和功耗管理，在96GHz下实现了43.7mW的低功耗，适合W波段应用。
ISSCC 2008Session 5Wireline I/O90nm CMOS
该论文设计并实现了一个全集成双二进制收发器，采用90nm CMOS工艺，数据速率达到20Gb/s。通过利用双二进制信令的带宽效率（频谱仅为NRZ的一半）以及信道固有滚降特性，有效克服了背板通信中的信道损耗问题。
▸首次在90nm CMOS中实现20Gb/s全集成双二进制收发器，验证了双二进制信令在高速背板通信中的可行性。
▸利用双二进制信号的带宽效率，将信道滚降作为期望响应的一部分，简化了均衡设计。
ISSCC 2008Session 5Wireline I/O
该论文提出了一种40Gb/s CMOS串行链路接收器，集成了自适应均衡器和时钟数据恢复电路，以解决高速数据传输中因趋肤效应和介质损耗引起的严重码间干扰问题。通过消除均衡器与CDR之间的50Ω缓冲器，实现了低功耗和高集成度。
▸提出了一种自适应均衡器架构，能够有效补偿40Gb/s数据速率下的高频损耗。
▸将均衡器与CDR电路单片集成，省去了片间50Ω缓冲器，降低了功耗和面积。
ISSCC 2008Session 28Digital Circuits
该论文提出了一种工作在8-10GHz的低抖动分布式延迟锁定环（DLL），用于生成多相时钟。通过分布式架构解决了传统DLL在高频下因延迟单元失配导致的相位不准确问题。
▸提出分布式DLL架构，适用于8-10GHz高频多相时钟生成。
▸通过分布式设计降低延迟单元失配影响，实现低抖动性能。
ISSCC 2008Session 25Wireline I/O90nm CMOS
该论文采用90nm CMOS工艺设计了一种W波段注入锁定分频器（ILFD），通过引入注入变压器和附加LC谐振回路，在极低功耗（mW级）下实现了宽锁定范围。解决了传统ILFD锁定范围窄的问题，同时保持了高频工作能力。
▸提出一种注入变压器结构，有效提高注入效率，实现宽锁定范围。
▸采用额外LC谐振回路扩展锁定带宽，同时保持低功耗。
ISSCC 2008Session 24Analog Circuits
本文提出了一种采用开关电容技术的CMOS电压参考电路，能够在1V低电源电压下工作，实现了16.9ppm/°C的低温度系数和250nA的超低功耗，解决了传统带隙电压参考需要较高电源电压的问题。
▸采用开关电容架构替代传统电阻分压，实现了1V低电压工作，克服了带隙参考电压约1.2V的限制。
▸通过开关电容网络实现温度补偿，在极低功耗（250nA）下达到16.9ppm/°C的优良温度稳定性。
ISSCC 2008Session 11Wireline I/O
这篇论文提出了一种用于无源光网络（PON）的突发模式时钟数据恢复（BMCDR）电路，支持20/10/5/2.5Gb/s多速率。通过使用GVCO/Div2/DFF三模单元实现功率缩放，解决了传统多频带GVCO电路在低数据率时仍消耗固定高功耗的问题。
▸采用GVCO/Div2/DFF三模单元结构，使电路能在不同数据率下动态调整工作模式，实现功耗随速率线性缩放。
▸避免了传统多频带技术中GVCO始终运行于最高频率导致的固定功耗浪费，显著降低了低速率时的功耗。