ISSCC 2026Session 23Wireline I/O5nm FinFET
本文提出了一款适用于2-20km距离相干光通信的2通道800Gb/s全收发器，采用5nm FinFET工艺实现了<300ns的超低延迟。该设计解决了下一代数据中心互连中对高速、低延迟光收发器的需求。
▸首次在5nm FinFET工艺上实现2通道800Gb/s相干光收发器，支持2-20km距离。
▸通过电路和架构优化，将端到端延迟控制在300ns以内，满足低延迟应用要求。
ISSCC 2025Session 7Wireline I/O4nm FinFET
本文提出一种采用基于LC谐振器的连续时间线性均衡器（CTLE）和模拟数据路径延迟降低技术的DSP型112Gb/s PAM-4接收器，在4nm FinFET工艺下实现了超过52dB的损耗补偿，适用于长距离高速互连如以太网、光通信和PCIe 7.0等场景。
▸提出基于LC谐振器的CTLE架构，有效提升高频补偿能力并降低功耗。
▸引入模拟数据路径延迟降低技术，优化信号传输时序，实现更高能效。
ISSCC 2025Session 7Wireline I/O28nm CMOS
该论文提出了一种8至28GHz的8相时钟发生器，采用双反馈环形振荡器结构，旨在解决传统PLL分频方法在高频CMOS工艺中难以生成多路低抖动时钟的问题。该设计在28nm CMOS工艺中实现了宽频率范围和低相位误差。
▸提出双反馈环形振荡器架构，通过两个反馈环路优化相位噪声和频率调节范围。
▸在28nm CMOS工艺中实现了8至28GHz的宽频率覆盖，同时保持8相输出的低相位误差。
ISSCC 2024Session 7Wireline I/O28nm CMOS
本文提出了一种112Gb/s/pin单端串扰消除收发器，采用28nm CMOS工艺，实现了31dB的损耗补偿。该方案通过单端信号传输替代差分信号，提高了吞吐密度，并减少了功耗，适用于224Gb/s数据率需求。
▸提出单端串扰消除技术，在单端信号传输中有效抑制串扰，实现高数据速率。
▸实现31dB损耗补偿，补偿信道损耗，提升信号完整性。
ISSCC 2022Session 6Wireline I/O
A 2.29pJ/b 112Gb/s Wireline Transceiver with RX 4-Tap FFE for Medium-Reach Applications in 28nm CMOS
本文提出了一种用于中距离应用的112Gb/s有线收发器，采用28nm CMOS工艺，接收端使用4抽头前馈均衡器（FFE）替代传统的判决反馈均衡器（DFE），以解决高速率下的反馈时序问题。实现了2.29pJ/b的能效，适用于高损耗链路。
▸使用4抽头FFE替代DFE，避免了112Gb/s速率下DFE的严格反馈时序约束，为前向纠错（FEC）留出余量。
ISSCC 2022Session 17Wireline I/O
本文提出了一种采用耦合分裂环谐振器的10Gb/s数字隔离器，实现了24kVpk浪涌能力和100kV/µS共模瞬态抗扰度，解决了高速数据隔离中的高电压耐受和共模瞬态问题。
▸利用耦合分裂环谐振器实现高速信号传输同时提供高隔离电压，达到10Gb/s数据率。
▸设计具有24kVpk浪涌能力和100kV/µS共模瞬态抗扰度的隔离器，显著提升可靠性和安全性。
ISSCC 2021Session 8Wireline I/O7nm CMOS
该论文提出了一款基于DSP的116Gb/s有线收发器，采用7nm CMOS工艺，在PAM-4/Duo-PAM-4调制下可补偿45dB插入损耗，PAM-2下补偿52dB，能效达6pJ/b。解决了高速率下高损耗信道的信号恢复和功耗效率问题。
▸采用Duo-PAM-4调制技术，在保持高数据率的同时提升对信道损耗的容忍度。
▸通过DSP架构和功率缩放技术，在116Gb/s速率下实现6pJ/b的能效，显著优于同类设计。
ISSCC 2021Session 11Wireline I/O28nm CMOS
该论文提出了一款采用28nm CMOS工艺的56Gb/s NRZ接收器，通过模拟域设计实现了仅50mW的功耗，相比传统方案功耗降低超过两倍。该接收器在信道损耗较大的情况下仍能保持低于10^-12的误码率，解决了高速率下功耗与性能的平衡问题。
▸采用全模拟域NRZ接收器架构，避免了ADC的高功耗开销，实现功耗降低超过两倍。
▸针对高损耗信道优化了接收器电路设计，在56Gb/s速率下达到BER<10^-12的同时仅消耗50mW。
ISSCC 2021Session 11Wireline I/O65nm
本文提出了一种基于注入锁定技术的多相时钟发生器，工作在7GHz，可产生8相时钟，并集成7位相位插值器，用于高速有线通信系统中的时钟恢复和相位调整。该设计在65nm工艺下实现了高精度和低噪声性能，解决了传统多相时钟发生器在频率和相位误差补偿方面的挑战。
▸采用多相位注入锁定技术，实现了低抖动、高精度的8相7GHz时钟生成。
▸集成了7位相位插值器，可对相位进行精细调整，提高时钟恢复的准确性。
ISSCC 2021Session 11Wireline I/O
该论文提出了一种用于die-to-die应用的单端NRZ短距离有线收发器，通过空间6/7b编码和单端信令实现了480Gb/s/mm的带宽密度和1.7pJ/b的能效，解决了高带宽密度和低功耗需求。
▸采用单端NRZ信令和空间6/7b编码，在保持低功耗的同时显著提高了带宽密度。
▸通过优化收发器架构和电路设计，实现了480Gb/s/mm的带宽密度和1.7pJ/b的能效。
ISSCC 2020Session 6Wireline I/O10nm FinFET
该论文提出了一款采用10nm FinFET工艺的56Gb/s PAM-4有线收发器，通过基于MM-CDR的ADC时序偏移控制技术解决了高速ADC采样时钟偏差问题，并实现了7.7mW/Gb/s的低功耗设计。
▸提出基于MM-CDR（多模时钟数据恢复）的ADC时序偏移控制技术，有效补偿多通道ADC间的采样时钟偏差。
▸采用低功耗DSP架构和优化电路设计，在56Gb/s PAM-4传输下实现7.7mW/Gb/s的能效比。
ISSCC 2020Session 6Wireline I/O
本文提出了一种112Gb/s PAM-4长距离有线收发器，采用36路时间交织SAR-ADC和基于反相器的接收模拟前端，解决了数据中心和通信应用中高速长距离传输的挑战。
▸采用36路时间交织SAR-ADC架构，实现了112Gb/s PAM-4信号的高精度模数转换。
▸基于反相器的接收模拟前端设计，降低了功耗并提高了线性度，支持长距离传输。
ISSCC 2019Session 6Wireline I/O16nm FinFET
该论文设计了一款基于16nm FinFET工艺的400Gb/s PAM-4收发器，用于短距离光直接检测应用。解决了高数据速率光互连中的带宽和功耗挑战。
▸采用PAM-4调制实现400Gb/s单波长传输速率
▸在16nm FinFET工艺下集成收发器，提升能效
ISSCC 2018Session 6Wireline I/O16nm FinFET
该论文提出了一种采用自适应阈值ADC的64Gb/s PAM-4收发器，通过非均匀量化和LMS算法优化阈值，降低了ADC功耗并改善了链路误码率。
▸提出自适应阈值ADC，根据链路性能指标（如BER）动态调整量化阈值，实现非均匀量化。
▸采用LMS算法在线调整ADC阈值，适用于PAM-4高速链路，相比传统均匀量化降低功耗。
ISSCC 2018Session 6Wireline I/O16nm FinFET
本文提出了一款采用16nm FinFET工艺的全自适应19-56Gb/s PAM-4有线收发器，通过可配置ADC和先进均衡技术支持50G/100G/400G端口，旨在降低基础设施升级成本。
▸实现19-56Gb/s宽速率范围的全自适应PAM-4收发，无需外部校准
▸采用可配置ADC架构，灵活支持不同速率和调制方式
ISSCC 2018Session 16Wireline I/O16nm FinFET
该论文实现了一款56Gb/s NRZ有线收发器，功耗126mW，采用16nm FinFET工艺，针对同步短距离芯片间通信应用。通过优化电路设计和低功耗技术，解决了高速短距离接口的功耗与速率权衡问题。
▸采用16nm FinFET工艺实现56Gb/s NRZ收发器，在极低功耗下达到高速率，满足同步短距离应用需求。
▸通过创新的电路架构和时钟技术，在126mW功耗下实现56Gb/s的数据传输，提升了能效比。
ISSCC 2018Session 16Wireline I/O40nm CMOS
该论文提出了一种采用帧脉冲宽度调制（FPWM）方案的20Gb/s串行链路收发器，旨在克服传统多电平调制方案在高速有线链路中面临的信噪比降低和线性度要求更严格的问题。通过在40nm CMOS工艺中实现，该收发器提高了频谱效率并降低了码间干扰。
▸提出帧脉冲宽度调制（FPWM）方案，结合了脉冲宽度调制的频谱效率优势与帧结构，以降低多电平调制的信噪比损失。
▸在40nm CMOS工艺中实现了20Gb/s的串行链路收发器，验证了FPWM在实际高速通信中的可行性。
ISSCC 2018Session 16Wireline I/O
该论文提出了一种用于直接调制激光器（DML）系统的28Gb/s收发器，采用啁啾管理的电子色散补偿（EDC）技术，以解决DML中啁啾现象限制传输距离的问题。通过电子域补偿，实现了低成本、低功耗的中距离光链路方案。
▸提出了一种啁啾管理的EDC技术，在电子域补偿DML的啁啾效应，替代传统昂贵的光域啁啾管理方案。
▸实现了28Gb/s的高速收发器，适用于2-10km标准单模光纤传输，兼顾成本与性能。
ISSCC 2017Session 29Wireline I/O
该论文提出了一种用于非对称链路（如内存接口和显示驱动器）的16Gb/s线缆收发器，采用集成脉冲宽度调制（iPWM）实现相位域均衡，在发射端完成全部均衡，从而简化接收端设计。相比传统分段FFE，该方案降低了功耗和面积开销，实现了3.6pJ/b的能效。
▸提出相位域均衡（iPWM）方案，通过脉冲宽度调制在发射端实现均衡，无需传统多段FFE的大量分段和预驱动器。
▸发射端集成均衡功能，使接收端不需要或仅需少量均衡，适合非对称链路应用。
ISSCC 2016Session 3Wireline I/O16nm FinFET
本文设计了一款40至64Gb/s的NRZ发射机，采用供电调节前端技术，在16nm FinFET工艺下实现高速数据传输，旨在满足数据中心和电信基础设施对更高带宽的需求，同时保持功耗不变。
▸采用供电调节前端技术，优化了FinFET器件特性（低DIBL、弱体效应等）以降低功耗并提升性能
▸实现了从40Gb/s到64Gb/s的可变速率传输，适用于CEI-56-VSR/MR等标准
ISSCC 2016Session 23Wireline I/O
该论文提出了一种采用极简设计方法的40Gb/s有线接收器，通过减少数据路径和时钟路径中的级数来降低功耗并提高带宽，实现了0.35mW/Gb/s的功率效率，显著优于传统接收器。
▸采用极简主义设计，避免前端连续时间线性均衡器（CTLE）中的多级结构，减少功耗和带宽限制。
▸不使用正交振荡器，简化时钟路径以降低功耗。
ISSCC 2015Session 3Wireline I/O20nm CMOS
本文提出了一款在20nm CMOS工艺下实现的0.5至32.75Gb/s灵活范围有线收发器，旨在解决FPGA中高速背板收发器的性能可扩展性、高可用性和灵活架构等关键问题。通过创新的接收机及时钟电路技术，满足了通信和存储系统对带宽日益增长的需求。
▸实现了从0.5Gb/s到32.75Gb/s的宽数据速率范围，支持灵活范围（flexible-reach）传输，适应不同信道损耗。
▸采用20nm CMOS工艺，利用先进节点实现了高速率与低功耗的平衡，并集成了接收机均衡和时钟数据恢复创新技术。
ISSCC 2014Session 8Wireline I/O90nm CMOS
本文提出一种带非线性电子色散补偿器（EDC）的时钟数据恢复（CDR）集成电路，用于补偿直接调制分布式反馈激光器（DML）因频率啁啾引起的色散，从而以较低成本实现超过20km的光纤链路传输。该芯片采用90nm CMOS工艺，支持6Gb/s的数据速率。
▸提出非线性电子色散补偿器与CDR集成，有效补偿DML的啁啾色散效应。
▸采用90nm CMOS工艺实现6Gb/s低成本收发器方案，替代昂贵的EML。
ISSCC 2014Session 2Wireline I/O40nm CMOS
本文提出了一款用于100GbE Gearbox PHY的低功耗四通道20-28Gb/s收发器，采用40nm CMOS工艺，功耗仅780mW，解决了100Gb/s系统高功耗的挑战。
▸采用低抖动发射机设计，降低时钟抖动对信号质量的影响。
▸使用半速率校准接收机切片器，提高接收灵敏度和数据恢复精度。
ISSCC 2013Session 26Data Converters32nm数字SOI
本文提出一种采用交替比较器的异步冗余单通道SAR ADC，在32nm数字SOI工艺下实现1.2GS/s采样率，功耗仅3.1mW，解决了高速与低功耗的权衡问题。
▸提出交替比较器结构，通过两个比较器交替工作来提升异步SAR ADC的转换速度，减少比较器复位时间的影响。
▸采用异步冗余转换方案，结合冗余电容DAC，允许更快的逐次逼近过程，同时保持8位精度。
ISSCC 2011Session 9Wireless65nm CMOS
该论文介绍了一款完全集成的87GHz QPSK收发器，采用65nm CMOS工艺，通过Costas环载波恢复技术实现了无基带处理的载波和数据恢复，显著降低了功耗和面积，解决了传统SiGe或III-V族方案功耗高、集成难的问题。
▸提出了一种无基带处理的Costas环载波恢复架构，直接实现QPSK信号的载波同步和数据恢复，简化了系统设计。
▸在65nm CMOS工艺上实现了87GHz的全集成收发器，包括射频前端和载波恢复电路，达到了低功耗和小面积的目标。
ISSCC 2011Session 20Wireline I/O
该论文提出了一种4通道10.3Gb/s收发器，采用自适应相位均衡器来补偿PCB信道引起的相位失真，支持4至41dB的信道损耗。解决了高速有线通信中信道相位失真导致的信号完整性下降问题。
▸提出自适应相位均衡器，能够动态补偿信道相位失真，提升高损耗信道下的信号质量。
▸实现4通道并行收发，每通道速率10.3Gb/s，总带宽达41.2Gb/s，适用于高损耗PCB背板。
ISSCC 2010Session 8Wireline I/O65nm CMOS
本文提出了一款基于ADC的5Gb/s收发器，采用前馈时钟数据恢复(CDR)和恒模算法(CMA)自适应均衡器，在65nm CMOS工艺中实现，旨在满足消费市场对高带宽和鲁棒性能的需求。
▸首次在65nm CMOS中实现基于ADC的前馈CDR架构，无需传统模拟PLL即可完成时钟恢复。
▸采用CMA自适应均衡器，有效补偿信道损耗并适应变化信道条件，提升信号完整性。
ISSCC 2010Session 20RF & Wireless65nm CMOS
该论文提出了一款在65nm CMOS工艺下实现的12.5Gb/s完整收发器，包括CDR、MUX/DEMUX和全局时钟分配，总功耗仅12.3mW，能效达到0.98mW/(Gb/s)（低于1pJ/b），解决了高速接口中功耗效率的长期挑战。
▸实现了亚1pJ/b的能效，达到0.98mW/(Gb/s)，较此前2.2mW/(Gb/s)有显著提升。
▸集成了完整收发器功能（含CDR、MUX/DEMUX和时钟分配）在单芯片上，仍保持极低功耗。
ISSCC 2010Session 20RF & Wireless
该论文提出了一种采用双边缘注入锁定振荡器的突发模式时钟数据恢复电路，实现了1.296至5.184 Gb/s的数据速率和2.4 mW/(Gb/s)的功耗效率，解决了移动消费电子中高速低功耗I/O链路的需求。
▸提出双边缘注入锁定振荡器（Dual-Edge Injection-Locked Oscillator）用于突发模式CDR，实现快速锁定。
▸通过优化电路架构，在宽数据速率范围内保持低功耗和高能效。
ISSCC 2008Session 5Wireline I/O90nm CMOS
本文提出了一种90nm CMOS 8Gb/s收发器，采用3倍过采样2阈值眼跟踪CDR电路，结合发送端5抽头FFE、接收端模拟均衡器和2抽头DFE，在-36.8dB损耗的160cm背板上实现了低于10^-12的误码率。
▸提出3倍过采样2阈值眼跟踪CDR电路，提高时钟恢复精度和抖动容限。
▸集成5抽头FFE、模拟均衡器和2抽头DFE，有效补偿背板信道损耗。