Clocking & PLLs

本文提出了一种2.5-3.3GHz的CMOS Class-D VCO，利用纳米CMOS工艺的优良开关特性，在GHz频段首次实现了Class-D振荡器。相比传统的Class-B和Class-C振荡器，该设计在保持相同相位噪声水平下进一步降低了功耗。

本文提出了一种基于旋转行波振荡器（RTWO）的全数字锁相环（ADPLL），并集成了一个32相嵌入式相位-数字转换器。该架构避免了传统TDC所需的复杂电路和校准，简化了系统设计。

本文提出了一种基于环形VCO的混合环路PLL，实现了570fsrms的集成抖动和1.21GHz的输出频率。通过宽环路带宽和低带内噪声设计，有效抑制了环形VCO的相位噪声，解决了全数字PLL中TDC量化误差导致带内噪声过高的问题。

提出一种适用于片上系统（SoC）主机时钟的超低功耗锁相环（PLL），工作在300MHz至1.5GHz频率范围，功耗低于1.2mW。该PLL采用32nm高k金属栅极逻辑CMOS工艺实现，具备工艺可扩展性，并能在工艺变化和最小电源电压下保持环路稳定，满足移动设备始终在线始终连接功能对低功耗的需求。

该论文提出了一种基于FIRE嵌入相位插值器噪声滤波的分数N锁相环，通过创新的噪声滤波技术有效降低了ΔΣ量化噪声，解决了传统设计中环路带宽受限于带内VCO噪声与ΔΣ量化噪声之间权衡的问题。

该论文提出了一种0.4至3GHz的数字锁相环（DPLL），通过确定性后台校准技术实现电源噪声抑制，解决了传统DPLL中TDC量化误差与振荡器相位噪声之间的带宽折衷问题，从而在宽频率范围内降低抖动。

该论文提出了一种具有自对准注入窗口的注入锁定环形PLL，解决了传统注入锁定PLL中注入窗口与VCO相位对齐困难的问题，实现了低抖动和宽环路带宽。

本文提出了一种基于1位时间数字转换器（即bang-bang相位检测器）的分数-N数字锁相环，在4.5mW功耗下实现了560fsrms的积分抖动（3kHz至30MHz），解决了传统高性能TDC设计复杂且功耗大的问题。

提出一个完全集成的频率合成器（PLL），采用65nm CMOS工艺，符合IEEE 802.15.3c标准，可同时输出20GHz正交信号和40GHz差分信号，调谐范围达17.9%，覆盖无线HD应用所需的全部频段。

本文设计了一款针对无线基础设施应用的低噪声频率合成器芯片，解决了本地振荡器相位噪声和切换速度的关键性能瓶颈，实现了高性能集成。

本文提出了一款面积仅0.3mm²、频率范围90至770MHz的低杂散分数分频合成器，用于日本数字电视调谐器，解决了多频段覆盖和1/7MHz高频率分辨率的需求。

该论文提出了一种45nm SOI-CMOS工艺下的双PLL处理器时钟系统，用于支持PCI Express、DisplayPort和TMDS等多协议I/O接口。通过环振VCO PLL实现了0.99ps rms抖动，并可进一步降低至0.55ps，有效降低了多协议时钟系统的成本和功耗。

该论文提出了一种低面积的开关电阻环路滤波器技术，用于分数N频率合成器，并应用于基于MEMS谐振器的可编程振荡器，解决了传统环路滤波器占用面积大的问题。

本文提出了一种采用功率平均反馈（PAF）的片上CMOS松弛振荡器，通过使用与电源电压成比例的参考来提高振荡精度，同时实现低功耗和小面积。解决了传统片上RC振荡器精度受工艺和温度影响的问题。

本文提出了一种用于植入式生物医学SoC的精密弛豫振荡器，采用自时钟偏移消除方案，通过消除开关晶体管寄生电阻引起的校准非线性，提高了频率精度。该振荡器的频率仅由电容和校准参考电阻决定，适用于低功耗高精度时钟生成。

该论文针对65nm CMOS工艺中锁相环（PLL）的泄漏电流问题，提出了一种泄漏抑制技术。该技术有效降低了相位/频率检测器（PFD）、分频器和压控振荡器（VCO）中泄漏电流引起的相位噪声、抖动和共模电压漂移，提升了PLL系统的性能。

该论文提出了一种工作频率为0.4至1.6GHz的低过采样率ΔΣ DLL，采用自参考多相生成技术，解决了传统模拟延迟线受PVT变化影响的问题，实现了宽频率范围内精确的时钟相位控制。

本文提出了一种用于数字电视调谐器的宽频带分数-N频率合成器，覆盖975至1960MHz。通过自适应带宽控制和4/4.5预分频器设计，实现了快速锁定和低相位噪声，满足DVB-T标准对相位噪声和相位误差的严格要求。

该论文提出了一种边缘缺失补偿器，用于快速锁定和宽锁定范围的锁相环（PLL）。通过检测外部和内部缺失边缘并调整电荷泵电流，解决了传统PLL在宽锁定范围内锁定速度慢的问题。

本文提出一种2.2GHz的子采样锁相环（PLL），采用子采样鉴相器/电荷泵（PD/CP）直接对VCO输出进行采样，避免了传统PLL中的分频器，从而在低功耗下实现极低的带内相位噪声和抖动。解决了高频时钟生成中功耗与噪声折衷的问题。

本文提出一种用于WiMAX应用的1MHz带宽Type-I ΔΣ分数N频率合成器，通过采用模拟离散时间PFD和环路滤波器以及误差消除DAC，有效减轻了ΔΣ量化噪声和非线性引起的相位噪声折叠问题。与Type-II PLL相比，该设计显著降低了量化噪声折叠，改善了近端相位噪声和杂散性能。

本文提出一种基于Pierce振荡器的温度补偿数字控制晶体振荡器（DCXO），采用开关电容阵列代替传统的变容二极管和DAC，实现直接数字频率控制，适用于无线通信应用。

该论文提出了一种自参考CMOS时钟发生器，无需外部晶体或MEMS谐振器，覆盖0.5至480MHz频率范围，总频率误差仅为90ppm，并具备扩频能力。解决了传统晶体振荡器难以集成的问题，实现了全集成时钟生成。

本文提出一种90µW、12MHz的松弛振荡器，实现了-162dB的优值(FOM)。通过优化电流源和比较器设计，解决了传统松弛振荡器功耗高、相位噪声差的问题。

该论文提出了一种基于低过采样率ΔΣ调制和嵌入式FIR噪声滤波的1GHz分数N PLL时钟发生器。解决了宽带PLL中环形VCO无法有效抑制高频量化噪声的问题，实现了小于1ppm的频率分辨率并兼顾短期与长期抖动性能。

该论文提出了一种3GHz分数N全数字锁相环（ADPLL），通过精确的时间数字转换器（TDC）校准和失配校正技术，解决了传统TDC线性度不足导致杂散含量高的问题，实现了宽带操作和低杂散性能。

该论文提出了一种抑制分数N锁相环中杂散音的技术，并将其应用于一款宽带2.4GHz分数N锁相环。解决了传统分数N锁相环中分数杂散较大（通常超过-60dBc）的问题。