Clocking & PLLs

该论文提出了一种基于积分型DAC的FMCW锁相环，用于快速锯齿波调频连续波雷达，解决了传统PLL带宽限制导致的线性度问题，实现了10GHz载波、1.2GHz带宽和23MHz/μs斜率下的90kHz rms频率误差，功耗仅12mW。

该论文提出了一种21.7-26.5GHz的电荷共享锁定正交PLL，通过隐式数字频率跟踪环路实现低抖动。解决了传统亚采样PLL和注入锁定PLL在毫米波频段功耗高、面积大的问题。

该论文提出了一种12.5GHz分数-N类型-I采样PLL，通过采用采样技术实现了58fs的集成抖动，解决了传统模拟PLL中大型模拟滤波器难以在纳米级CMOS工艺中缩放的问题，同时避免了数字PLL中时间数字转换器的量化噪声。

该论文提出了一种采用电磁混合耦合谐振增强技术的多核振荡器，实现了18.6至40.1GHz的超宽带调谐范围和201.7dBc/Hz的优值（FoMT），解决了毫米波频段多核振荡器相位噪声与调谐范围之间的折衷问题。

该论文提出了一种12.8-15.2GHz分数-N数字Bang-Bang锁相环，采用数字频率误差恢复技术实现快速锁定，同时达到66fsrms的超低抖动，满足5G毫米波频段对本地振荡器低于90fsrms的抖动要求。相比模拟PLL，该设计在功耗和面积上更具优势。

本文提出了一款基于0.18μm SiGe BiCMOS工艺的精确频率分数-N频率合成器，通过创新的杂散抑制技术实现了-80dBc的杂散性能，解决了传统分数-N PLL中由于数字ΔΣ调制器引入的分数杂散问题。

本文提出了一种25.4-29.5GHz的隔离式亚采样锁相环（SSPLL），功耗仅10.2mW。通过隔离式亚采样技术，实现了-252.9dB的极低抖动功耗优值（FoM）和-63dBc的低参考杂散，解决了高频注入锁相环中杂散大和PVT敏感的问题。

本文提出一款30GHz分数-N数字锁相环(DPLL)，采用子采样bang-bang相位检测和数字时间转换器(DTC)技术，在65nm LP CMOS工艺中实现198fs rms抖动和35mW功耗，解决了毫米波频段DPLL抖动-功耗折中较差的问题。

该论文提出了一种免校准的三环bang-bang PLL，用于解决数字PLL中TDC非线性和量化噪声问题。实现了131fsrms的极低抖动和-70dBc的分数杂散，满足WiFi 802.11ax等高性能标准的要求。

该论文提出了一种用于802.11ax宽带WLAN的分数-N频率合成器，通过参考四倍频器技术实现了110fsrms的极低抖动，解决了传统设计中VCO易受PA牵引以及缺乏正交输出等问题。

提出了一种基于数字方法的0.5-2.5GHz多输出分数频率合成器，实现了90fs抖动和-106dBc杂散，解决了多时钟生成中紧凑性和功耗问题。

该论文提出了一种基于环形振荡器的2.4GHz锁相环，通过校准技术实现了-246dB的抖动品质因数，并在PVT变化下将抖动变化控制在9%以内。解决了传统环形振荡器PLL相位噪声差、对PVT敏感的问题，无需LC振荡器即可实现低抖动性能。

该论文提出了一种基于数字子采样锁相环的28-31GHz频率合成器，实现了76fsrms的抖动和-40dBc的积分相位噪声，解决了毫米波频段低抖动和低相位噪声的难题。

该论文提出了一款功耗仅265μW的分数-N数字锁相环（DPLL），通过无缝自动切换子采样/采样反馈路径和占空比循环技术，实现了超低功耗运行，解决了以往分数-N DPLL功耗难以低于500μW的问题。

该论文提出了一种基于泄漏电流的物理不可克隆函数（PUF），通过重映射技术实现无损稳定，适用于物联网安全。解决了传统PUF在面积效率和稳定性方面的不足，实现了445F2的超小面积。

该论文提出了一种基于竞争性氧化物击穿的物理不可克隆函数（PUF）方案，通过利用两个晶体管栅氧化层击穿的竞争过程生成稳定且唯一的响应，实现了接近零的比特错误率，从而解决了传统PUF可靠性不足的问题。

该论文提出了一种利用后制造编程的安全伪装逻辑系列，旨在防止IC逆向工程和IP盗窃。在65nm CMOS工艺下实现了3.6GHz的加法器原型，验证了该方法的可行性和高性能。

该论文提出了一种增强安全性的降压DC-DC转换器，采用基于真随机数的伪迟滞控制器，以解决传统线性反馈移位寄存器（LFSR）在功率注入攻击（PIA）下可预测和可重现的安全漏洞，同时降低电磁干扰（EMI）。

该论文提出了一种适用于0.3V至1.2V宽电压范围的频率可缩放分数N全数字锁相环（ADPLL），通过一种推测性双参考插值时间数字转换器（TDC）解决了传统模拟PLL在低电压下难以工作的问题，实现了宽频率锁定范围和低功耗。

提出了一种全可综合的周期抖动传感器（PJS），无需模拟电路、参考时钟或校准，通过改进随机时间数字转换器（TDC）实现。解决了片上时钟质量评估依赖低噪声模拟电路和额外校准的问题。

该论文提出了一种全数字乘法延迟锁定环（MDLL），通过边缘再提取、双环VCO和块共享频率跟踪环路技术，在0.0056mm²面积和0.3mW功耗下实现了292fsrms抖动和-249dB FOM，解决了传统MDLL中频率跟踪环路面积和功耗大的问题。

该论文提出了一种用于能量收集应用的低压DCO，采用三线线圈（Trifilar-coil）结构并集成DC-DC转换器，在16nm FinFET CMOS工艺中工作电压仅为0.2V。通过优化三线圈的Q因子和金属层组合，实现了188dB FOM、1.3kHz分辨率和38MHz/V的频率推动性能，有效解决了低电压下频率稳定性和推频问题。

该论文提出一种鲁棒的分数N频率合成器架构，实现了0.25倍参考频率的环路带宽，同时将ΔΣ调制器在fREF/2处的噪声峰值降低62dB，解决了传统合成器带宽受限的问题。

该论文提出了一种基于环形振荡器的子采样锁相环，并采用时间域环路滤波器，实现了极小的芯片面积（0.0049mm²）和低抖动性能（抖动FOM为-236.2dB），解决了传统环形振荡器PLL面积大、相位噪声差的问题。

该论文提出了一款工作在50-66GHz的全数字分数N锁相环，采用65nm CMOS工艺，解决了毫米波合成器中数字PLL因DCO调谐分辨率有限和TDC相位数字化难题而难以应用的问题。通过新型架构设计，实现了220fs rms的低抖动性能。

本文提出了一种用于5G收发器的29GHz注入锁定倍频器，通过级联GHz PLL实现超低相位噪声，并具有PVT鲁棒性。该倍频器在1kHz至100MHz带宽内集成相位噪声为-39dBc，功耗仅600μW，解决了毫米波频段低功耗、低噪声本振信号生成的挑战。

该论文提出了一种114GHz圆极化辐射单元，通过基频振荡器直接产生圆极化信号，避免了传统功率合成方法中的损耗和功耗问题。实现了14dBm EIRP、-99.3dBc/Hz@1MHz偏移的相位噪声，为毫米波/太赫兹成像和传感应用提供了高效低噪声的解决方案。

该论文提出了一种用于直接变频发射机的牵引缓解技术，解决了功率放大器通过电磁或电容耦合干扰本地振荡器的问题，从而改善发射机EVM和频谱掩模。

该论文提出了一种无锁相环（PLL）的通道化2.4GHz ZigBee接收机，利用温度补偿的FBAR谐振器作为固定本振，实现了1.8mW的超低功耗。通过自偏置共模反馈和改进的LNA电路，解决了低电压下的差分信号失衡问题。

该论文提出了一种工作在2.4至5.3GHz的双核CMOS压控振荡器（VCO），采用同心8字形线圈结构，旨在实现低相位噪声、中等功耗和超过一个倍频程的宽调谐范围，满足蜂窝通信对高性能VCO的需求。通过双核耦合和创新的线圈布局，有效提升了相位噪声和调谐范围。

本文提出了一种3.24至8.45GHz的低相位噪声模式切换振荡器，用于蜂窝通信中的宽频带覆盖。通过模式切换技术扩展VCO频率范围，并利用分频2产生I/Q信号，满足不同标准的相位噪声要求。

本文提出了一种采用子采样相位检测器（SSPD）的60GHz锁相环（PLL），在40nm CMOS工艺下实现了低相位噪声和低功耗。该PLL通过超谐波无源耦合的QVCO在0.9V电源下获得大摆幅和低相位噪声，同时利用SSPD降低带内相位噪声并允许关闭大部分分频链和电荷泵以节省功耗。

该论文提出了一种2GHz、130mW的直接数字频率合成器，采用非线性DAC和55nm CMOS工艺，解决了传统DDFS中复杂度和功耗高的问题。通过创新的分段非线性DAC结构，实现了宽带宽、细频率分辨率和快速跳频特性。

该论文提出了一种基于数字脉冲宽度调制器(DPWM)的无分频器分数N锁相环，解决了传统无分频器PLL只能工作在整数N模式的问题。通过调制参考信号的脉冲宽度，实现了2.3GHz的分数N频率合成，并达到了-112dBc/Hz的带内相位噪声。

该论文提出了一种基于MDLL的分数-N频率合成器，采用1位TDC技术，在1.7GHz输出频率下实现了1.4ps RMS积分抖动和3mW功耗，解决了电感式频率合成器在噪声和功耗方面的挑战。

该论文提出了一种采用频谱整形分段技术的宽带分数N环形PLL，用于抑制分数杂散。通过改进相位插值器中的增益误差和非线性问题，实现了宽带宽和低杂散性能。

本文提出了一种无分频器的次谐波注入锁定PLL，通过自调整注入时序克服了工艺、电压和温度变化对注入时序的敏感性，同时降低了功耗。

该论文提出了一种低功耗（3.1mW）的相位可调正交时钟生成方法，无需频率转换即可从两相时钟产生正交相位，适用于CEI 28G短距离CDR。解决了传统分频器或耦合LC-VCO方法在25Gb/s以上多通道实现中功耗和面积大的问题。

提出一种采用双反馈环路和正交注入方案的注入锁定振荡器（ILO）的转发时钟接收机，实现了8Gb/s数据率和0.65mW/Gb/s的功耗效率，解决了低功耗和高带宽下时钟恢复的挑战。

本文设计了一个基于Tomlinson-Harashima预编码（THP）的8Gb/s发送器，支持NRZ和PAM-4两种调制格式，采用8抽头、6位量化，能效为1.5mW/Gb/s。该发送器针对未来内存链路应用，通过预编码技术有效消除符号间干扰（ISI），降低了接收端均衡复杂度。

本文提出一种基于封装内耦合器的5.5Gb/s、5mm距离无接触接口，并集成50Mb/s双向子通道，采用共模OOK信令。该接口旨在替代传统线束和连接器，提供抗机械故障、防水/化学品隔离及低成本等优势，同时避免传统无线电技术在短距离通信中的功率效率问题。

该论文提出了一种用于先进封装的短距离串行链路，采用接地参考单端信号传输，在28nm CMOS工艺下实现了20Gb/s的数据率和0.54pJ/b的能效。接收器使用共栅放大器与CMOS反相器级联，实现低摆幅信号到全摆幅CMOS电平的转换和放大。

该论文提出了一种可扩展的64通道并行I/O系统，在32nm CMOS工艺下实现了0.128至1Tb/s的聚合带宽和0.8至2.6pJ/b的能效，解决了高性能计算系统中对高带宽、低功耗和低成本I/O的需求。

该论文提出了一种用于片内信号传输的电荷回收堆叠低功耗I/O接口，工作在5至10Gb/s速率下，能效达到0.1pJ/b。通过电荷回收技术和堆叠结构显著降低了功耗，解决了高速片内互连的能耗问题。

本文提出了一种覆盖50至930MHz的正交输出分数N频率合成器，采用770至1860MHz的单电感LC-VCO，用于数字电视调谐器。解决了宽频带本地振荡器生成的问题，支持多种DTV标准。

提出一种采用多输出Bang-Bang鉴相器和基于相位插值的分数分频器的数字锁相环，解决了传统Bang-Bang PLL仅能整数N操作的限制，实现了2.4psrms的低抖动性能。

该论文提出了一种基于同相注入耦合正交VCO（QVCO）的57.9-68.3GHz频率合成器，采用65nm CMOS工艺，功耗仅24.6mW。解决了毫米波频段正交LO信号生成困难、传统方法功耗高或难以实现的问题。

该论文提出了一种基于60GHz全数字分数-N锁相环（ADPLL）的毫米波数字发射机，解决了60GHz下MOS变容管Q值低导致DCO性能差的问题。通过两点调频实现宽带调制，并支持高度可重构性，适用于低成本、高集成度的射频与基带电路集成。

本文提出一种采用电感分裂技术扩展调谐范围的32nm CMOS VCO，工作频率33.6-46.2GHz，实现了177.5dBc/Hz的最小噪声FOM，解决了毫米波频段超宽调谐与低相位噪声的挑战。

该论文提出一种三次谐波注入技术，应用于65nm CMOS工艺的Class-F振荡器，实现了5.87-7.56GHz的频率范围并达到192dBc/Hz的优异FOM值，有效降低了相位噪声。