Clocking & PLLs — ISSCC & JSSC 知识库

ISSCC 2026Session 27Clocking & PLLs28nm CMOS

A 77GHz 8-bit CMOS Phase Shifter Adopting a Nested-Vector-Based Error Correction with 0.33°/0.07dB RMS-Error for MIMO Radar Applications

Geonho Park, Byeong-Taek Moon, Kyunghwan Kim, Doyoon Kim, Goeun Baek, Byungho Yook, Hyun-Chul Park, Chan-Hong Park

本文提出了一种77GHz 8位嵌套向量和相移器，采用28nm CMOS工艺。通过将单个外向量分裂为两个内向量，并结合峰值误差平滑技术，有效抑制了I/Q失配，实现了0.33°的均方根相位误差和0.065dB的均方根增益误差，核心面积仅0.17mm²，适用于MIMO雷达系统。

▸提出嵌套向量和架构，通过两阶段I/Q耦合器将外向量分裂为内向量，降低对I/Q失配的敏感性。

▸采用峰值误差平滑技术，进一步减小相位和增益误差，实现高精度8位相移。

Samsung Electronics, Hwaseong, Korea 0.33° rms相位误差, 0.065dB rms增益误差

ISSCC 2026Session 27Clocking & PLLs

A 40.5-to-58.5GHz 36%-Fractional-Chirp-Bandwidth 18GHz-Absolute-Chirp-Bandwidth 2.2GHz/μs-Chirp-Rate 0.02%-Chirp-Error Post-Mixing Bandwidth-Extending Sawtooth-FMCW Frequency Synthesizer Employing a Chirp-Tracking ILFT and a Fractional-Bandwidth Doubler

Yi Liu*, Zixi Jing*, Wen Yang, Hanlin Yang, Bodong Zhang, Howard Cam Luong

本文提出了一种18GHz带宽的锯齿波FMCW合成器，采用chirp-tracking ILFT与前馈频率跟踪环路，以及分数带宽倍频器，实现了40.5至58.5GHz的36%分数带宽锯齿波调制，解决了高速率、大带宽FMCW信号的线性度问题。

▸提出chirp-tracking ILFT结构，结合前馈与频率跟踪环路，实现快速chirp的鲁棒连续跟踪

▸设计分数带宽倍频器，支持锯齿波生成并同时扩展带宽和分数带宽，将chirp误差减半

HKUST, Hong Kong, China 36%分数带宽、18GHz绝对带宽、2.2GHz/μs chirp速率、0.02% chirp误差

ISSCC 2026Session 27Clocking & PLLs65nm CMOS

A 9.7GHz Self-Linearized-VCO-Based FMCW Chirp Generator Achieving 1.56GHz/μs Slope and 0.57μs Duration with 0.094% rms Frequency Error

Daxu Zhang, Yuncheng Zhang, Zezheng Liu, Yuang Xiong, Michele Rossoni, Wenqian Wang, Ashbir Aviat Fadila, Duo Li, Minzhe

该论文提出了一种基于自线性化VCO的Type-III FMCW合成器，通过CCal校准CMod非线性、双LMS校准减少数字开销，实现了极快的调频斜率和短持续时间。解决了FMCW雷达中高精度测距与快速速度估计的需求。

▸提出自线性化VCO架构，通过CCal校准CMod的非线性，提升调频线性度。

▸采用双LMS校准（增益和偏移）减少数字开销，确保在快速调频率下稳定收敛。

Carrel de Gomez, Dingxin Xu, Kazuaki Kunihiro, Hiroyuki Saka 1.56GHz/μs斜率, 0.57μs持续时间, 0.094% rms FM误差

ISSCC 2026Session 27Clocking & PLLs

A 0.068mm2 8.5-to-12.7GHz Complementary Dual-Core VCO with Auto-2nd-Harmonic-Tracking Technique Achieving 202.7dBc/Hz Peak FoMT and 0.9dB-FoM Variation at a 1MHz Offset in a 39.6% Tuning Range

Xincheng Du1,2, Xiangxun Zhan1, Tincheng Ou1, Zaize Chen1, Jinge Li1, Haoran Li1, Zhizhan Yang3, Zhuo Xu1, Pui-In Mak1,

Abstract A complementary dual-core VCO with auto f2nd tracking is proposed to achieve consistently low PN and a high FoM over a wide tuning range (TR). Prototyped in 65nm CMOS, the proposed VCO achiev

University of Macau, Macau, China, 2UM Hetao IC Research Ins

ISSCC 2026Session 27Clocking & PLLs

A 14GHz Ring-Based 3rd-Order Fractional-N PLL with 164fsrms Jitter and a 100MHz Reference

Zhaochen Zhu, Qingxuan Lin, Zhiqiang Huang

该论文提出一种基于环形振荡器的14GHz三阶分数-N锁相环，采用级联子采样延迟锁定环（DLL）和窄脉冲积分器来抑制相位噪声与电源噪声，实现了164fs_rms的超低抖动。通过三态极性可逆SSPD减少DTC范围与带宽退化，并应用延迟校准优化VCDL延迟范围与占空比，解决了高频低抖动PLL的设计挑战。

▸级联子采样DLL在type-II PLL输出端额外抑制相位噪声与电源噪声，提升噪声性能。

▸采用窄脉冲积分器降低子采样DLL中的积分抖动，改善整体抖动。

Hong Kong University of Science and Technology, Guangzhou, C 14GHz输出频率, 164fs_rms抖动, 100MHz参考频率

ISSCC 2026Session 27Clocking & PLLs

÷ Nint AUX RO Non-overlapping Clock Generator + - + CBaux[2:0] + - + + - Vref Vb Vo V+ + Gm FFNC On: 157 fs Fractional-N Mode 60MHz × 52 ÷ 30 × 31 × 2 (c) Vctrlmain 60MHz × 52 ÷ (30+2-13) × (31+2-13) × 2 6.7GHz (d) fout 6.2~6.8GHz - α[k] MMD-based Q-Noise Cancellation FFNC On: 145 fs Integer-N Mode Feedforward RO Noise Cancellation UGB V- ÷ Nmain FFNC Off: 357 fs + - ÷ Naux α 6.4GHz FFNC Off: 358 fs L1: 382 pH L2: 421 pH Vctrlaux AUX Integer-N SPLL (fBW1 = 10MHz) faux 3.1~3.4GHz (b) Frac. Spur ×7 Main LCO Gm MASH 1-1-1 6.4GHz Vctrlaux + - + AUX/Main SPDs with identical design (a) OUT+ IN- CBaux[2:0] fref 60MHz OUT- IN+ Frac. Spur 6.7GHz QEC Off FFNC Off: 442 fs Vref fmain 100~160MHz Vin1 fdiv2 3.1~3.4GHz CBmain[4:0] Vout Vin2 Main Fractional-N SPLL (fBW2 = 1MHz) ÷2 Figure 27.2.3: Circuit implementation of the proposed PLL. (a) Fractional-N Mode 60MHz × 53 ÷ (20+2-11) × (21+2-11) × 2 fBW2 fBW1 Main PLL PN FFNC On Naux x 1 Naux x 1.5 Naux x 2 fref/2 (d) α=2-10 α=2-9 -84.7dBc (-72.7dBc) 203kHz 102kHz -84.8dBc (-72.8dBc) 60MHz × 53 ÷ 20 × (21+2-11) × 2 This Work H. Zhang ISSCC'25 D. Yang ISSCC'22 SPD/SPD D. Xu JSSC'25 Pulse Gen. +BBPD G. Jin JSSC'24 M. Mercandelli JSSC'22 W. Wu JSSC'21 SPD SPD SPD Phase Detector Noise Cancell./ Filter. Technique Calibration required? SPD/PFDCP SPD/XORPD MMD-QEC +FFNC MMD-QEC Harmonicmixing DTC-QEC DTC-QEC DTC-QEC DTC-QEC No No No Yes Yes Yes Yes VCO Type Ring+LC LC+LC LC+LC Ring+LC LC LC LC 60 82 74 50 100 500 76.8x2 6.2 to 6.8 4.7 to 5.7 25 to 28 6.5 to 8 3.3 to 4.5 11.9 to 14.1 5 to 7 157 (1k to 100M) 95.9 (1k to 100M) 88 (10k to 40M) 191 (10k to 10M) 203 (10k-100M) 58.2 (1k-100M) 80~95 (10k-100M) %72.7 %70.6 %70 %52.7 %57 %63.2 <%72 Reference Frequency [MHz] Output Frequency [GHz] (c) Fractional-N Mode Figure 27.2.4: Measured PN near 6.4GHz in (a) integer-N mode and (b) fractional-N mode with QEC on, FFNC on or off; measured PN near 6.7GHz in (c) fractional-N mode with QEC on, FFNC on or off and (d) fractional-N mode with FFNC on, QEC on or off. (b) RO, AUX PLL PN Normalized to Main PLL Freq. Main PLL PN FFNC Off FFNC On: 160 fs ×31 Non-overlapping Clock Generator Integrated Jitter [fs] In-band Fractional Spur [dBc] Power [mW] 17.2 21.2 12.9 14.2 2.4 18 14.2 FoM* [dB] %243.7 %247.1 %250 %242.9 %250.0 %252.1 %250.4 ~ %249.0 FoMREF** [dB] %235.9 %238.0 %241.3 %235.9 %240.0 %235.1 %241.5 ~ %240.1 CMOS Process [nm] Active 2 Area [mm ] 65 65 7 65 40 28 14 0.16 0.25 0.24 0.48 0.36 0.16 0.31 Figure 27.2.5: (a) FFNC robustness verification based on measurement results; (b) *FoM = 10log((Power/1mW)*(Jitter/1s)2) **FoMref = 10log((Power/1mW)*(Jitter/1s)2)+10log(fref/10MHz) measured fractional spur levels at near-integer channels; (c)(d) measured output Figure 27.2.6: Performance comparison of the proposed PLL with prior-art designs. spectra with fractional spurs. Power (mW) AUX 0.9 5% Loop RO 5.8 34% Main 1.7 10% Loop DSM 0.4 2% LCO 8.4 49% Total 17.2 100% 850μm 480μm LCO Main LF FFAMP AUX SPD/Div. AUX GM /LF AUX/Main MMDs DSM Main SPD/GM RO Area (mm2) AUX 0.010 6% Loop RO 0.006 4% Main 0.023 14% Loop DSM 0.003 2% LCO 0.119 74% Total 0.162 100% Figure 27.2.7: Die micrograph (left); measured power consumption and area (right). • 2026 IEEE International Solid-State Circuits Conference 979-8-3315-8936-3/26/$31.00 ©2026 IEEE

该论文提出了一种分数-N频率合成器，采用非重叠时钟发生器与辅助环形振荡器（AUX RO）技术，实现了低抖动性能。主要解决了传统分数-N合成器中相位噪声和抖动恶化的问题，通过创新的电路结构降低了157 fs的均方根抖动。

▸提出了一种结合非重叠时钟发生器的分数-N频率合成器架构，有效减少了时钟分配路径中的噪声耦合。

▸引入辅助环形振荡器（AUX RO）和Gm-FFNC电路，实现了高分辨率分数分频并改善了相位噪声。

157 fs RMS jitter

ISSCC 2026Session 27Clocking & PLLs28nm FDSOI CMOS

A 48-to-82.5GHz CMOS Split-Tail Gilbert-Cell Frequency Doubler Achieving 11% PAE at 8.5dBm Output Power

Jismal Jamal1, Lorenzo Piotto2, Federico Vecchi3, Mahmoud M. Pirbazari3, Andrea Mazzanti1

该论文提出了一种基于改进型Gilbert单元的48-82.5GHz频率倍频器，通过分裂尾跨导并在开关四象限晶体管上并联电容实现AC短路，使DC偏移降低开关占空比，从而提升功率转换增益和效率。该设计在28nm FDSOI CMOS工艺下实现了8.5dBm输出功率和11%的峰值PAE，解决了毫米波VCO相位噪声和调谐范围不足的问题。

▸采用分裂尾跨导结构，将Gilbert单元中尾电流源分成两部分，分别驱动两个差分对，提高设计灵活性。

▸在开关四象限晶体管的栅极和源极之间并联电容，形成AC短路路径，利用稳态DC偏移减小开关占空比，从而增强功率转换增益和效率。

University of Pavia, Pavia, Italy, 2Fondazione Chips-IT, Pav 8.5dBm输出功率，11% PAE

ISSCC 2026Session 27Clocking & PLLs28nm CMOS

A 20GHz Frequency Synthesizer with Spur-Shaping Modulator Achieving 46.2fs Jitter and -76.5dBc Worst-Case Fractional Spur

Zonglin Ye, Yuxuan Sun, Longxiang Hou, Yuhan Ding, Yixuan Wen, Hongyang Zhang, Xinlin Geng, Qian Xie, Shiheng Yang, Zhen

本文提出了一种20GHz频率合成器，采用杂散整形调制器（SSM）技术有效抑制了由切片间失配引起的非线性，实现了46.2fs的集成抖动和-76.5dBc的最差分数杂散。该设计在28nm CMOS工艺中实现，取得了-251.4dB的FoM和-102.6dB的FoMIBS，解决了高速收发器对低抖动、低杂散分数N频率合成器的需求。

▸提出杂散整形调制器（SSM）技术，通过抑制切片间失配引起的非线性来降低分数杂散。

▸实现了20GHz频率合成器同时具有超低抖动（46.2fs）和超低最差分数杂散（-76.5dBc），并达到极佳的FoM和FoMIBS指标。

University of Electronic Science and Technology of China, Ch 46.2fs jitter, -84.1dBc near-integer fractional spur, -76.5dBc worst-case fractional spur, -251.4dB FoM, -102.6dB FoMIBS

ISSCC 2026Session 12Clocking & PLLs

A 5.7mW@0.55V-to-50mW@0.9V Deeply Power-Scalable Reconfigurable Series-Resonance/Class-F VCO with Mutual-Inductance Self-Cancellation and Hybrid 8-Shaped Coupling Techniques

Juntao Lan, Wei Deng, Haikun Jia, Shiwei Zhang, Zhihua Wang, Baoyong Chi

Abstract This work presents a 28nm deeply power-scalable reconfigurable series-resonance/ClassF VCO with mutual-inductance self-cancellation and hybrid 8-shaped coupling techniques, achieving power sc

Tsinghua University, Beijing, China

ISSCC 2026Session 12Clocking & PLLs

A 7.15-to-7.95GHz Magnetically Enhanced Feedforward Waveform-Shaping CMOS Oscillator with Implicit Common-Mode Noise Cancellation Achieving -146.72dBc/Hz PN@1MHz and 190.6dBc/Hz FoM

Rui Ma, Wei Deng, Haikun Jia, Juntao Lan, Zhihua Wang, Baoyong Chi

本文提出了一种磁增强前馈波形整形CMOS振荡器，通过隐式共模噪声消除技术实现了超低相位噪声。在7.5GHz载波下，1MHz偏移处相位噪声达到-146.72dBc/Hz，FoM为190.6dBc/Hz，适用于量子计算和精密仪器等应用。

▸采用磁增强前馈波形整形技术，改善振荡器相位噪声性能。

▸提出隐式共模噪声消除方法，在不增加额外功耗的情况下抑制共模噪声。

Tsinghua University, Beijing, China -146.72dBc/Hz @1MHz offset, 190.6dBc/Hz FoM @7.5GHz

ISSCC 2026Session 12Clocking & PLLs40nm CMOS

A 0.65-to-1V-VDD 10.5-to-11.85GHz Fractional-N Sampling PLL Achieving 71.47fs Integrated Jitter and <-60dBc Near-Integer Fractional Spur in 40nm CMOS

Yixi Li1,2, Junjie Chen1,2, Xinyu Shen1, Jie Yang3, Jian Liu1,2, Nanjian Wu1,2, Zhao Zhang1,2, Liyuan Liu1,2

本文提出了一款工作在0.65-1V宽电压范围内的10.5-11.85GHz分数N采样PLL，解决了低电压下相位噪声差、常规电压下可靠性、非线性和小分数频率控制字收敛问题。采用量化误差减少的宽电压采样鉴相器、高线性度两级数字时间转换器和抖动方法，在40nm工艺下实现了71.47fs积分抖动和-251.8dB FoM。

▸提出宽电压范围量化误差减少的采样鉴相器（QE-reduction WV SPD），改善低电压下相位噪声并保证常规电压可靠性。

▸设计高线性度两级数字时间转换器（2-stage DTC），降低非线性影响。

Institute of Semiconductors, Chinese Academy of Sciences, Be 71.47fs integrated jitter, -251.8dB FoM, <-60dBc near-integer spur

ISSCC 2026Session 12Clocking & PLLs28nm CMOS

A 14GHz Chopper-Refolding Sampling PLL Achieving 33.8fsrms and 80.8dBc Reference Spur with a kT/C-Noise-Cancellation SPD

Yichen Liu, Jian Zhang, Xiaosen Liu, Yan Wang

本文提出了一种14GHz斩波-折叠采样锁相环（PLL），集成了kT/C噪声消除采样鉴相器（SPD）和自注入压控振荡器（VCO）。该设计通过解耦抖动与鉴相增益、滤除闪烁噪声，实现了33.8fsrms的低抖动和-80.8dBc的高参考杂散抑制。

▸提出kT/C噪声消除采样鉴相器（SPD），将抖动与相位检测增益解耦，降低了热噪声影响。

▸采用斩波-折叠（chopper-refolding）方案抑制闪烁噪声，提升了低频相位噪声性能。

Tsinghua University, Beijing, China 33.8fsrms jitter, -80.8dBc reference spur, 16.9mW power

ISSCC 2026Session 12Clocking & PLLs

A –66dBc-Worst-Fractional-Spur and 58fs-Jitter Fractional-N Digital PLL Using a Supply-Resilient Pseudo-Differential Inverse-Constant-Slope DTC

Pietro Salvi, Michele Rossoni, Riccardo Moleri, Daniele Lodi Rizzini, Damiano Fagotti, Stefano Gallucci, Andrea Leonardo

该论文提出了一种采用逆恒斜率DTC的分数-N数字PLL，用于抑制电源扰动，无需额外校准或额外电源不敏感模块。在分数-N模式下，当DTC电源施加10mVpp正弦扰动时，PLL实现了低于59fs的积分抖动、低于-66dBc的分数杂散，以及-251.4dB的抖动-功耗品质因数。

▸提出逆恒斜率DTC技术，有效抑制电源扰动对PLL性能的影响。

▸无需额外校准或额外电源不敏感模块，简化了系统设计。

Politecnico di Milano, Milan, Italy Abstract A fractional-N 积分抖动<59fs，分数杂散<-66dBc，抖动-功耗品质因数-251.4dB

ISSCC 2026Session 12Clocking & PLLs

A Fractional-N Digital PLL with a Supply-Insensitive DTC Achieving –62dBc Spur and 69fs Jitter Under 10mVpp Sinusoidal DTC Supply Ripple and 6.2mVrms DTC Supply Noise

Damiano Fagotti, Riccardo Moleri, Michele Rossoni, Daniele Lodi Rizzini, Pietro Salvi, Stefano Gallucci, Giovanni Rocco

该论文提出了一种具有电源不敏感性的分数-N数字锁相环，通过背景校准环路实现可变斜率数字-时间转换器（DTC）的电源抑制，在不影响线性度和噪声的情况下，在10mVpp正弦电源纹波下实现了-62dBc的杂散和69fs的抖动。解决了高频收发器对低杂散、低抖动频率合成器的需求。

▸提出了一种可变斜率DTC，通过背景校准环路实现电源不敏感性，无需额外线性度或噪声折衷。

▸在10kHz至50MHz的电源扰动频率范围内，实现了低于-62dBc的杂散和65.6fs的抖动，显著提升了电源噪声抑制能力。

Simone Mattia Dartizio, Salvatore Levantino Politecnico di M 65.6fs jitter @ 6.2mVrms supply noise, -62dBc spur @ 10mVpp supply ripple, -251dB FoM, 22.5mW power, 8.75-10.25GHz tuning range

ISSCC 2025Session 19Clocking & PLLs

A 0.65V-VDD 10.4-to-11.8GHz Fractional-N Sampling PLL

Achieving 73.8fsrms Jitter, -271.5dB FoMN, and -61dBc, In-band Fractional Spur in 40nm CMOS

本文提出了一款0.65V供电、工作频率10.4-11.8GHz的分数N采样锁相环（PLL），实现了73.8fs rms的极低抖动、-271.5dB的FoM以及-61dBc的带内分数杂散。解决了低电压下高频PLL的噪声与杂散挑战。

▸采用0.65V超低供电电压实现10.4-11.8GHz高频分数N采样PLL，显著降低功耗。

▸通过采样PLL架构并结合数字校准技术，在低电压下达到73.8fs rms的极低抖动和-61dBc的带内分数杂散。

73.8fs rms jitter, -271.5dB FoM, -61dBc in-band fractional spur, 0.65V VDD, 10.4-11.8GHz

ISSCC 2025Session 19Clocking & PLLs

A 27GHz Fractional-N Sub-Sampling PLL Achieving 57.9fsrms

Jitter, -249.7dB FoM, and 1.98µs Locking Time Using a, Polarity-Reversible SSPD

本文提出了一种27GHz分数N子采样PLL，采用极性可逆的SSPD结构，实现了57.9fs rms抖动、-249.7dB FoM和1.98µs锁定时间，解决了毫米波分数N PLL在高速通信中需要低抖动和快速锁定的问题。

▸提出极性可逆的子采样鉴相器（SSPD），有效降低抖动并实现快速锁定。

▸在27GHz毫米波频段实现分数N子采样PLL，同时达到57.9fs rms抖动和1.98µs锁定时间，综合性能优异。

57.9fs rms jitter, -249.7dB FoM, 1.98µs locking time

ISSCC 2025Session 19Clocking & PLLs28nm CMOS

A 60GHz I/Q-Calibrated SSB-Mixer-Based LO with Sub-ns Settling Time and -56dBc Worst-Case Spur Using ILO Filter in 28nm CMOS

Jaewon Oh1, Cheol So2, Hyojun Kim3, Songcheol Hong1, SeongHwan Cho1

本文提出了一种60GHz的I/Q校准单边带混频器本振（LO），采用注入锁定振荡器（ILO）滤波器，实现了亚纳秒建立时间和-56dBc最差杂散，适用于联合通信与雷达感知（JCAS）系统。

▸基于SSB混频器的LO架构，实现快速频率切换和亚纳秒建立时间。

▸采用I/Q校准技术，有效降低本振杂散至-56dBc。

KAIST, Daejeon, Korea

ISSCC 2025Session 19Clocking & PLLs

A Differential Series-Resonance CMOS VCO with Pole-Convergence Technique Achieving 202.1dBc/Hz FoMTA at 10MHz Offset

Jinhua Guo, Pei Qin, Haoshen Zhu, Xiang Yi, Wenjie Feng, Wenquan Che, Quan Xue

该论文提出了一种差分串联谐振CMOS VCO，采用极点收敛技术，在10MHz偏移处实现了202.1 dBc/Hz的FoMTA。旨在解决低相位噪声VCO设计中传统多核方法带来的面积和功耗增加问题。

▸提出了差分串联谐振结构，通过极点收敛技术改善相位噪声与FoM。

▸在10MHz偏移处实现202.1 dBc/Hz的FoMTA，优于传统设计。

South China University of Technology, Guangzhou, China Volta 202.1 dBc/Hz FoMTA @ 10MHz offset

ISSCC 2025Session 19Clocking & PLLs

An 8.1-to-9.9GHz Single-Core Pseudo-Series-Resonance Oscillator Achieving -128.7dBc/Hz PN at 1MHz

Jiawen Chen1, Kai Xu2, Teerachot Siriburanon1, Robert Bogdan Staszewski1

本文提出了一种8.1-9.9GHz单核伪串联谐振振荡器，通过新型谐振结构突破了传统并联谐振LC振荡器的品质因数限制，实现了-128.7dBc/Hz @1MHz的超低相位噪声，满足5G-Advanced和6G通信对高数据速率的需求。

▸提出伪串联谐振（Pseudo-Series-Resonance）结构，替代传统并联谐振LC-tank，在单核振荡器中实现更低的相位噪声。

▸通过单核设计避免了多核耦合带来的面积和功耗开销，同时达到与多核耦合相当的相位噪声性能。

University College Dublin, Dublin, Ireland -128.7dBc/Hz @1MHz offset, 8.1-9.9GHz tuning range

ISSCC 2025Session 19Clocking & PLLs

A Fractional-N PLL with 34fsrms Jitter and -255.5dB FoM Based on a Multipath Feedback Technique

Chao-Ching Hung, Chih-Hsien Shen, Chien-Li Lin, Mou Tzou, Kevin Fong, Yu-Li Hsueh

该论文提出了一种基于多路径反馈技术的分数-N锁相环，实现了34fsrms的抖动性能和-255.5dB的FoM，解决了高参考频率在实际应用中不实用的问题。

▸提出多路径反馈技术，有效降低相位噪声和抖动。

▸在较低参考频率下实现亚100fs的抖动性能，适合低成本大规模部署。

MediaTek, Hsinchu, Taiwan State-of-the-art advanced-communic 34fsrms jitter, -255.5dB FoM

ISSCC 2025Session 19Clocking & PLLs

A 13GHz Charge-Pump PLL Achieving 15.8fsrms Integrated Jitter and -98.5dBc Reference Spur

Depeng Sun1, Feng Bu1, Qixian Ye1, Shijie Li1, Yuan Gao1, Bowen Wang1, Hao Xu2,

该论文提出了一种13GHz电荷泵锁相环，通过改进电荷泵和环路滤波器设计，实现了15.8fsrms的集成抖动和-98.5dBc的参考杂散，解决了亚采样锁相环中因二进制频移键控效应导致的大参考杂散问题。

▸采用新型电荷泵结构，有效抑制了BFSK效应引起的参考杂散

▸优化了环路滤波器设计，在保持低抖动的同时进一步降低了杂散水平

Na Yan2, Shubin Liu1, Zhangming Zhu1 Xidian University, Xi’a 15.8fsrms integrated jitter, -98.5dBc reference spur

ISSCC 2025Session 19Clocking & PLLs

A 4.6GHz 63.3fsrms PLL-XO Co-Design Using a Self-Aligned Pulse-Injection Driver Achieving -255.2dB FoMJ Including the XO Power and Noise voltages as low as 0.28V for low-power VCO implementation, with the possibility to go up to 0.45V without risking gate-dielectric breakdown if lower out-of-band noise is needed. The performance of the VCO is further enhanced by the second-harmonic-resonance method applied at both supply and ground sides [18,19].

Can Livanelioglu*, Long He*, Jiang Gong*, Sina Arjmandpour, Gabriele Atzeni, Taekwang Jang

本文提出了一种4.6GHz锁相环与晶振协同设计，采用自对准脉冲注入驱动器，实现了63.3fs rms的抖动和-255.2dB的品质因数（FoMJ）。该设计通过分析注入角度与相位噪声的关系，优化了XO的噪声性能，解决了传统设计中PLL与XO相互干扰的问题。

▸提出自对准脉冲注入驱动器，实现PLL与XO的协同设计，降低整体抖动。

▸推导出XO相位噪声与注入角度的关系式，并通过仿真验证，为低噪声设计提供理论指导。

4.6GHz, 63.3fs rms抖动, -255.2dB FoMJ

ISSCC 2025Session 19Clocking & PLLs

A PVT-Robust 5.5GHz Fractional-N Cascaded RO-Based Digital PLL with Voltage-Domain Feedforward Noise Cancellation

Yu Duan1, Yan Zhu1, Rui P. Martins1,2, Chi-Hang Chan1

Instituto Superior Tecnico/University of Lisboa, Lisbon, Portugal 1 Ring-oscillator (RO)-based digital PLLs (DPLLs) are well-suited for multi-PLL-integrated SoC designs owing to their compactness and

University of Macau, Macau, China

ISSCC 2024Session 10Clocking & PLLs

An 11GHz 2nd-order DPD FMCW Chirp Generator with 0.051%

rms Frequency Error under a 2.3GHz Chirp Bandwidth,

该论文提出了一种基于2阶数字预失真（DPD）的FMCW chirp发生器，在65nm CMOS工艺下实现了11GHz中心频率和2.3GHz chirp带宽，并获得了0.051%的rms频率误差。解决了高斜率（2.3GHz/μs）和短空闲时间（50ns）下频率线性度与精度问题，适用于短程3D成像雷达系统。

▸采用2阶数字预失真（DPD）技术补偿VCO非线性，显著提升大带宽高斜率下的频率精度。

▸实现了2.3GHz chirp带宽、2.3GHz/μs斜率下仅0.051%的rms频率误差，达到国际领先水平。

ISSCC 2024Session 10Clocking & PLLs

A 10GHz FMCW Modulator Achieving 680MHz/μs Chirp Slope and 150kHz rms Frequency Error Based on a Digital-PLL with a Non-Uniform Piecewise-Parabolic Digital Predistortion

Francesco Tesolin*1, Simone Mattia Dartizio*1, Giacomo Castoro1,

本文提出了一种基于数字锁相环（DPLL）的10GHz FMCW调制器，采用两点调制（TPM）方案，实现了680MHz/μs的快速啁啾斜率和150kHz rms频率误差，旨在提高CMOS FMCW雷达的目标检测空间分辨率和可靠性，支持下一代全自动驾驶汽车。

▸采用数字PLL的两点调制架构，实现快速、宽带宽的啁啾调制，同时保持低功耗和短回扫时间。

▸通过优化数字PLL设计，在10GHz载波频率下达到680MHz/μs的高啁啾斜率和150kHz rms的低频率误差。

Francesco Buccoleri1, Michele Rossoni1, Dmytro Cherniak2, Ca 680MHz/μs chirp slope, 150kHz rms frequency error

ISSCC 2024Session 10Clocking & PLLs

A 76fsrms-Jitter and −65dBc-Fractional-Spur Fractional-N Sampling PLL Using a Nonlinearity-Replication Technique

Yuhwan Shin*1,2, Junseok Lee*1,2, Juyeop Kim*1,2, Yongwoo Jo1,2, Jaehyouk Choi2

本文提出了一种采用非线性复制技术的分数-N采样锁相环（SPLL），有效抑制了数字时间转换器（DTC）非线性引起的分数杂散和带内相位噪声恶化，实现了76fsrms的极低抖动和-65dBc的分数杂散性能。该技术通过复制DTC的非线性特性并加以补偿，解决了传统DTC方案中非线性限制SPLL在分数-N模式下性能的关键问题。

▸提出非线性复制技术（Nonlinearity-Replication Technique），通过复制并补偿DTC的非线性，显著降低分数杂散和带内相位噪声。

Korea Advanced Institute of Science and Technology, Daejeon, 76fsrms jitter, -65dBc fractional spur

ISSCC 2024Session 10Clocking & PLLsBiCMOS

A 45.5fs-Integrated-Random-Jitter and -75dBc-IntegerBoundary-Spur BiCMOS Fractional-N PLL with Suppression

of Fractional, Horn, and Wandering Spurs

本文提出了一种BiCMOS分数-N PLL，通过创新的杂散抑制技术实现了45.5fs的集成随机抖动和-75dBc的整数边界杂散。该工作有效解决了分数-N PLL中因量化噪声与环路非线性相互作用导致的杂散问题，包括固定杂散和边界杂散。

▸提出了一种新型杂散抑制方法，能够同时抑制分数杂散、整数边界杂散以及游走杂散。

▸实现了45.5fs的超低集成随机抖动，同时将整数边界杂散抑制到-75dBc以下。

45.5fs integrated random jitter, -75dBc integer-boundary spur

ISSCC 2024Session 10Clocking & PLLs

A 7GHz Digital PLL with Cascaded Fractional Divider and Pseudo-Differential DTC Achieving -62.1dBc Fractional Spur and 143.7fs Integrated Jitter

Dingxin Xu, Zezheng Liu, Yifeng Kuai, Hongye Huang, Yuncheng Zhang,

该论文提出了一种7GHz数字锁相环，采用级联分数分频器和伪差分数字时间转换器（DTC），有效抑制了分数杂散，实现了-62.1dBc的分数杂散性能。解决了传统DTC在分数N锁相环中量化噪声消除的局限性。

▸提出级联分数分频器结构，降低多模分频器量化噪声对杂散的影响。

▸采用伪差分DTC架构，提高线性度并进一步抑制分数杂散。

-62.1dBc fractional spur

ISSCC 2024Session 10Clocking & PLLs

An 8.75GHz Fractional-N Digital PLL with a Reverse-Concavity Variable-Slope DTC Achieving 57.3fsrms Integrated Jitter and -252.4dB FoM

Michele Rossoni*, Simone Mattia Dartizio*, Francesco Tesolin,

提出了一种8.75GHz分数-N数字锁相环，采用反凸面变斜率数字时间转换器（DTC），有效消除了时间量化误差，实现了57.3fsrms的集成抖动。解决了DTC非线性和噪声导致的频谱纯度退化问题。

▸提出反凸面变斜率DTC架构，改善了DTC的非线性和噪声，提升频谱纯度。

▸采用分数-N数字PLL结构，优路径消除参考与分频信号间的时间量化误差。

Giacomo Castoro, Riccardo Dell’Orto, Carlo Samori, Andrea Le 57.3fsrms integrated jitter @ 8.75GHz

ISSCC 2023Session 4Clocking & PLLs

A 0.4V-VDD 2.25-to-2.75GHz ULV-SS-PLL Achieving 236.6fsrms

Jitter, -253.8dB Jitter-Power FoM, and -76.1dBc Reference, Spur

该论文提出了一种工作在0.4V超低电源电压下的锁相环（ULV-SS-PLL），通过创新的电路设计同时实现了低功耗、低抖动和低参考杂散，适用于物联网等电池供电或免电池应用。

▸采用超低电压（0.4V）供电的锁相环架构，显著降低功耗并支持电池寿命延长。

▸实现了236.6fsrms的集成抖动、-253.8dB的抖动功耗优值（FoM）以及-76.1dBc的参考杂散，综合性能优异。

236.6fsrms jitter, -253.8dB FoM, -76.1dBc reference spur, 2.25-2.75GHz frequency range, 0.4V VDD

ISSCC 2023Session 4Clocking & PLLs

A 47fsrms-Jitter and 26.6mW 103.5GHz PLL with Power-Gating Injection-Locked Frequency-Multiplier-Based Phase Detector and Extended Loop Bandwidth

Jooeun Bang, Jaeho Kim, Seohee Jung, Suneui Park, Jaehyouk Choi

The W and D bands located at the lower boundary of the sub-THz spectrum are considered viable candidates for CMOS-based wireless-communication systems to utilize sub-THz frequencies. However, there ar

Korea Advanced Institute of Science and Technology, Daejeon,

ISSCC 2023Session 4Clocking & PLLs

A 9.25GHz Digital PLL with Fractional-Spur Cancellation Based on a Multi-DTC Topology

Giacomo Castoro*1, Simone M. Dartizio*1, Francesco Tesolin1,

本文提出一种9.25GHz数字锁相环，采用多DTC拓扑实现分数杂散消除，通过重新对齐参考和分频器边沿来改善集成抖动，满足高速移动通信对低抖动本地振荡器的要求。

▸提出基于多DTC拓扑的分数杂散消除技术，有效降低杂散干扰

▸通过DTC重对齐参考与分频器边沿，显著改善集成抖动性能

Francesco Buccoleri1, Michele Rossoni1, Dmytro Cherniak2, Lu

ISSCC 2023Session 4Clocking & PLLs

A 32kHz-Reference 2.4GHz Fractional-N Nonuniform Oversampling PLL with Gain-Boosted PD and Loop-Gain Calibration constructed DAC voltage (VDAC) is shaped with a high slope (SDAC) in the gain-boosted PD, a high SDAC is achieved by generating a slope on VDAC in the gain-boosted PD, and the DTC delay is used to compensate for the timing error from CLKFB to the voltage crossing.

Junjun Qiu, Wenqian Wang, Zheng Sun, Bangan Liu, Yuncheng Zhang,

本文提出一种采用32kHz低频参考的2.4GHz分数N非均匀过采样PLL，通过增益增强的鉴相器和环路增益校准技术，解决了传统过采样PLL中因低频参考导致的电压噪声引起的抖动恶化问题。

▸提出增益增强的鉴相器，通过提高转换速率降低电压噪声引起的抖动。

▸采用非均匀过采样技术和环路增益校准，实现低频参考下的高频输出与低抖动性能。

ISSCC 2023Session 4Clocking & PLLs

A 76.7fs-Integrated-Jitter and -71.9dBc In-Band FractionalSpur Bang-Bang Digital PLL Based on an Inverse-ConstantSlope DTC and FCW Subtractive Dithering

Simone M. Dartizio1, Francesco Tesolin1, Giacomo Castoro1,

提出了一种基于逆常数斜率数字时间转换器（DTC）的Bang-Bang数字锁相环（BBPLL），实现了76.7fs的积分抖动和-71.9dBc的带内分数杂散，解决了分数-N模式下量化误差导致性能降级的问题。

▸采用逆常数斜率DTC技术，有效抑制了分数杂散，提升了频谱纯度。

▸通过优化环路设计，在Bang-Bang PLL中实现了超低抖动和高分辨率频率合成。

Francesco Buccoleri1, Luca Lanzoni1, Michele Rossoni1, Dmytr 76.7fs integrated jitter, -71.9dBc in-band fractional spur

ISSCC 2023Session 4Clocking & PLLs

A 135fsrms-Jitter 0.6-to-7.7GHz LO Generator Using a Single LC-VCO-Based Subsampling PLL and a Ring-Oscillator-Based Sub-Integer-N Frequency Multiplier

Yongwoo Jo*, Juyeop Kim*, Yuhwan Shin, Chanwoong Hwang, Hangi Park, Jaehyouk Choi

本文提出了一种基于单LC-VCO的亚采样PLL和环形振荡器子采样的LO发生器，覆盖0.6至7.7GHz频率范围，实现了135fsrms的抖动性能，解决了5G FR1全频段LO生成的高效设计挑战。

▸采用单LC-VCO亚采样PLL结合环形振荡器子采样架构，实现宽频率范围覆盖。

▸通过优化环路设计和噪声抑制技术，在宽频带内保持低抖动性能。

Korea Advanced Institute of Science and Technology, Daejeon, 135fsrms jitter @ 0.6-7.7GHz

ISSCC 2022Session 23Clocking & PLLs

A 68.6fsrms-Total-Integrated-Jitter and 1.56µs-Locking-Time Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching

Simone Mattia Dartizio*1, Francesco Buccoleri*1, Francesco Tesolin1,

本文提出了一种基于II型齿轮变速技术的分数N bang-bang锁相环，实现了68.6fsrms的总集成抖动和1.56µs的锁定时间，解决了移动通信中对超低抖动和频率捷变本地振荡器的需求。

▸提出II型齿轮变速技术用于bang-bang PLL，在保持低抖动的同时显著缩短锁定时间。

▸实现了68.6fsrms的超低总集成抖动和1.56µs的快速锁定，达到了先进性能水平。

68.6fsrms jitter, 1.56µs locking time

ISSCC 2022Session 23Clocking & PLLs

A Sub-100MHz Reference-Driven 25-to-28GHz Fractional-N PLL with -250dB FoM

Dihang Yang1, David Murphy1, Hooman Darabi1, Arya Behzad1, Asad Abidi2,

该论文提出了一种亚100MHz参考驱动的25-28GHz分数N锁相环，解决了高频下参考相位噪声被大分频比N放大以及振荡器电容调谐导致Q值下降的难题，实现了-250dB的FoM。

▸采用亚100MHz参考驱动架构，降低参考路径噪声放大倍数，改善相噪和杂散性能。

▸通过优化环路带宽和振荡器设计，在25-28GHz频段内达到-250dB FoM的优异能效比。

Stephen Au1, Sraavan Mundlapudi1, Kejian Shi1, Weiyu Leng2 B -250dB FoM

ISSCC 2022Session 23Clocking & PLLs

A 2.6-to-4.1GHz Fractional-N Digital PLL Based on a TimeMode Arithmetic Unit Achieving -249.4dB FoM and -59dBc Fractional Spurs

Zhong Gao1, Jingchu He1, Martin Fritz2, Jiang Gong1, Yiyu Shen1, Zhirui Zong1,

该论文提出了一种基于时间模式算术单元的分数-N数字锁相环，通过精确抵消预测的瞬时时间偏移来最小化相位检测器输入范围，从而改善线性度和抑制噪声。芯片在2.6-4.1GHz频率范围内实现了-249.4dB FoM和-59dBc分数杂散性能。

▸提出时间模式算术单元，能够预测并抵消瞬时时间偏移，显著减小相位检测器输入范围。

▸通过最小化相位检测器输入范围，提高了线性度和相位检测器增益，抑制了后续环路组件的噪声贡献。

-249.4dB FoM, -59dBc fractional spur at 2.6-4.1GHz

ISSCC 2022Session 23Clocking & PLLs

A 188fsrms-Jitter and –243dB-FoMjitter 5.2GHz-Ring-DCO-Based Fractional-N Digital PLL with a 1/8 DTC-Range-Reduction Technique Using a Quadruple-Timing-Margin Phase Selector

Chanwoong Hwang*, Hangi Park*, Taeho Seong, Jaehyouk Choi

该论文提出了一种基于环形DCO的5.2GHz分数N数字PLL，通过1/8 DTC范围缩减技术实现了188fsrms的低抖动和-243dB的FoMjitter，解决了环形振荡器高抖动的问题。

▸提出1/8 DTC范围缩减技术，有效降低DTC的非线性影响，提升抖动性能

▸基于环形DCO实现低抖动分数N数字PLL，达到与LC-PLL相当的FoM

KAIST, Daejeon, Korea 188fsrms jitter, -243dB FoMjitter, 5.2GHz

ISSCC 2022Session 23Clocking & PLLs

A Cascaded PLL (LC-PLL + RO-PLL) with a Programmable Double Realignment Achieving 204fs Integrated Jitter (100kHz to 100MHz) and -72dB Reference Spur

Tsung-Hsien Tsai1, Ruey-Bin Sheen1, Sheng-Yun Hsu1, Ya-Tin Chang1,

本文提出一种级联PLL架构，由第一级LC-PLL和第二级RO-PLL组成，并采用可编程双对齐技术，实现了204fs的积分抖动（100kHz至100MHz）。该设计有效抑制了带内相位噪声，解决了传统PLL在大分频比下抖动恶化的问题。

▸提出LC-PLL与RO-PLL级联架构，结合两阶段优势实现低抖动。

▸引入可编程双对齐技术，进一步优化相位噪声并提高系统灵活性。

Chih-Hsien Chang1, Robert Bogdan Staszewski2 TSMC, Hsinchu, 204fs integrated jitter (100kHz to 100MHz)

ISSCC 2021Session 32Clocking & PLLs

A 98.4fs-Jitter 12.9-to-15.1GHz PLL-Based LO Phase-Shifting System with Digital Background Phase-Offset Correction for Integrated Phased Arrays

Alessio Santiccioli*1, Mario Mercandelli*1, Simone M. Dartizio*1,

该论文提出了一种基于锁相环的本地振荡器移相系统，通过数字后台相位偏移校正技术，在12.9至15.1GHz频率范围内实现了98.4fs的抖动性能，解决了5G毫米波通信中对超低抖动和精确波束控制的需求。

▸提出了一种数字后台相位偏移校正技术，无需模拟校准即可实现高精度相位控制。

▸采用基于锁相环的移相架构，在宽频率范围内实现了超低抖动性能。

Francesco Tesolin1, Saleh Karman1, Abanob Shehata1, Luca Ber 98.4fs jitter @ 12.9-15.1GHz

ISSCC 2021Session 32Clocking & PLLs

A 32kHz-Reference 2.4GHz Fractional-N Oversampling PLL with 200kHz Loop Bandwidth

Junjun Qiu, Zheng Sun, Bangan Liu, Wenqian Wang, Dingxin Xu, Hans Herdian,

本文提出了一种采用32kHz参考频率的分数-N过采样锁相环(OSPLL)，通过DAC和DTC辅助技术实现200kHz环路带宽和5.79ps rms抖动，解决了传统32kHz参考PLL因窄环路带宽而导致的抖动性能下降问题。

▸采用DAC和DTC辅助的过采样架构，使得PLL能够以32kHz参考频率实现200kHz的高环路带宽，突破了传统限制。

▸通过过采样技术，在不增加参考频率的情况下显著提升PLL的带宽和抖动性能。

Hongye Huang, Yuncheng Zhang, Yun Wang, Atsushi Shirane, Ken 200kHz loop bandwidth, 5.79ps rms jitter

ISSCC 2021Session 32Clocking & PLLs

A K-Band 12.1-to-16.6GHz Subsampling ADPLL with 47.3fsrms Jitter Based on a Stochastic Flash TDC and Coupled Dual-Core DCO in 16nm FinFET CMOS

Edwin Thaller1, Run Levinger2, Evgeny Shumaker2, Aryeh Farber2,

本文提出了一种K波段12.1-16.6GHz子采样全数字锁相环（ADPLL），采用随机闪存时间数字转换器（TDC）和耦合双核DCO，实现了47.3fsrms的极低抖动，旨在满足大规模MIMO和数字波束成形等复杂远程射频头端的需求。

▸采用随机闪存TDC实现高分辨率时间量化，降低量化噪声。

▸通过耦合双核DCO结构改善相位噪声和调谐范围。

47.3fsrms抖动，12.1-16.6GHz频率范围

ISSCC 2021Session 32Clocking & PLLs

A 24GHz Self-Calibrated ADPLL-Based FMCW Synthesizer with 0.01% rms Frequency Error Under 3.2GHz Chirp Bandwidth and 320MHz/µs Slope

Zhengkun Shen1, Haoyun Jiang1, Fan Yang1, Yixiao Wang2, Zherui Zhang1,

本文提出了一种基于ADPLL的24GHz自校准FMCW合成器，解决了宽频带多bank DCO的1/√LC非线性和频带重叠导致的频率不连续问题，实现了3.2GHz chirp带宽下0.01% rms频率误差。

▸提出自校准技术补偿DCO的非线性，提高频率线性度

▸采用ADPLL架构实现快速、高线性度的锯齿波合成

Junhua Liu1, Huailin Liao1 Peking University, Beijing, China 0.01% rms frequency error @ 3.2GHz chirp bandwidth

ISSCC 2021Session 32Clocking & PLLs

A 104fsrms-Jitter and −61dBc-Fractional Spur 15GHz Fractional-N Subsampling PLL Using a Voltage-Domain Quantization-Error Cancelation Technique

Juyeop Kim*1, Yongwoo Jo*1, Younghyun Lim*2, Taeho Seong2, Hangi Park1,

该论文提出了一种15GHz分数N子采样锁相环(SSPLL)，采用电压域量化误差消除技术解决了子采样锁相环因高增益采样导致的分数分辨率难题，实现了104fsrms的抖动和-61dBc的分数杂散。

▸提出电压域量化误差消除技术，使得子采样锁相环能够实现分数N操作而不牺牲线性范围。

▸通过创新的电路设计，在15GHz载波频率下同时实现了超低抖动和低分数杂散。

Seyeon Yoo1, Yongsun Lee3, Seojin Choi1, Jaehyouk Choi1 KAIS 104fsrms抖动, -61dBc分数杂散, 15GHz载波

ISSCC 2021Session 32Clocking & PLLs

A 12.9-to-15.1GHz Digital PLL Based on a Bang-Bang Phase Detector with Adaptively Optimized Noise Shaping Achieving 107.6fs Integrated Jitter

Mario Mercandelli*1, Alessio Santiccioli*1, Simone Mattia Dartizio*1,

该论文提出了一种12.9-15.1GHz的数字锁相环（DPLL），采用bang-bang鉴相器并引入自适应优化噪声整形技术，有效抑制了量化噪声和极限环效应，实现了低抖动高性能频率合成。

▸提出自适应优化噪声整形（ASC）方法，通过监视自相关函数符号自动调节延迟量，使S-BBPD工作在最佳噪声整形状态，避免参数失配。

▸在宽带DPLL中首次实现bang-bang鉴相器与自适应噪声整形的结合，在12.9-15.1GHz频段内同时实现低带内噪声和快速锁定。

Abanob Shehata1, Francesco Tesolin1, Saleh Karman1, Luca Ber 107（可能为FOM值，单位dBc/Hz或fs，具体未明确）

ISSCC 2021Session 32Clocking & PLLs14nm

A 14nm Analog Sampling Fractional-N PLL with a Digital-toTime Converter Range-Reduction Technique Achieving 80fs Integrated Jitter and 93fs at Near-Integer Channels

Wanghua Wu1, Chih-Wei Yao1, Chengkai Guo1, Pei-Yuan Chiang1,

该论文提出了一种采用模拟采样技术的14nm分数-N锁相环，通过数字-时间转换器范围缩减技术，实现了80fs的积分抖动，解决了DTC需要同时实现高分辨率和宽延迟范围的挑战。

▸提出数字-时间转换器范围缩减技术，降低DTC设计难度。

▸采用模拟采样鉴相器，实现低抖动分数-N合成。

Pak-Kim Lau1, Lei Chen1, Sang Won Son1, Thomas Byunghak Cho2 80fs integrated jitter

ISSCC 2021Session 32Clocking & PLLs

A 365fsrms-Jitter and −63dBc-Fractional Spur 5.3GHz-RingDCO-Based Fractional-N DPLL Using a DTC Second/ThirdOrder Nonlinearity Cancelation and a Probability-DensityShaping ΔΣM

Hangi Park*1, Chanwoong Hwang*1, Taeho Seong*1,2, Yongsun Lee3, Jaehyouk Choi1

本文提出了一种基于环形DCO的分数-N数字PLL，利用数字时间转换器（DTC）的二阶/三阶非线性补偿技术，有效抑制了由DTC非线性引起的分数杂散，实现了365fsrms的低抖动和-63dBc的分数杂散性能，适用于5G通信中的高频调制需求。

▸提出了一种针对DTC二阶和三阶非线性的补偿技术，大幅降低分数杂散。

▸采用环形DCO实现了5.3GHz的低抖动输出，满足256-QAM等高阶调制要求。

KAIST, Daejeon, Korea Ulsan National Institute of Science an 365fsrms jitter, -63dBc fractional spur, 5.3GHz carrier

ISSCC 2020Session 17Clocking & PLLs

A 9mW 54.9-to-63.5GHz Current-Reuse LO Generator with a 186.7dBc/Hz FoM by Unifying a 20GHz

3rd-Harmonic-Rich Current-Output VCO, a Harmonic-Current Filter and a 60GHz TIA

该论文提出了一种低功耗毫米波LO发生器，通过统一20GHz三次谐波丰富的电流输出VCO、谐波电流滤波器和60GHz TIA，实现了电流复用架构。解决了FMCW雷达中低功耗与严格相位噪声要求的矛盾，在9mW功耗下达到54.9-63.5GHz频率范围和186.7dBc/Hz的FoM。

▸提出电流复用架构，将20GHz VCO、谐波电流滤波器和60GHz TIA统一设计，降低功耗。

▸采用三次谐波丰富的电流输出VCO，结合谐波电流滤波器，有效提取并放大三次谐波，实现毫米波信号生成。

9mW功耗，54.9-63.5GHz频率范围，186.7dBc/Hz FoM