JSSC 分类

Clocking & PLLs

603 篇期刊论文

子分类 Subcategories
PLL
180 篇
VCO
133 篇
Clock Generation
47 篇
DLL
33 篇
CDR
28 篇
Crystal Oscillator
18 篇
TDC
16 篇
JSSC 2025第1期Clocking & PLLsPLL
An Ultra Low Voltage Bias Current Free Fractional N Hybrid PLL With
提出了一种超低压无偏置电流的分数N混合PLL，采用电压调制技术。
无
JSSC 2025第2期Clocking & PLLs
A 1224 GHz MDLL With a 102 Multiplication Factor Using a
提出一种基于电源门控的1224 GHz MDLL，实现102倍乘法因子。
1224 GHz, 102倍乘法因子
JSSC 2025第2期Clocking & PLLsPLL
A Digital PLL Based Quadrature Clock Generator for a
一种基于数字PLL的低功耗低抖动正交时钟发生器
无
JSSC 2025第2期Clocking & PLLsVCO
A Transformer Based Series Resonance CMOS VCO
一种基于变压器的串联谐振CMOS压控振荡器设计
无
JSSC 2025第3期Clocking & PLLsPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出一种采用前馈相位误差消除技术的16GHz数字锁相环，显著改善相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs抖动(1kHz-100MHz), -57.84dBc参考杂散
JSSC 2025第3期Clocking & PLLsPLL
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital P
本文提出了一种低抖动和低带外噪声的双核分数-N数字PLL，采用新技术优化功耗与噪声平衡。
28nm CMOS, 0.47mm²核心面积, 8.5-10.5GHz频率, 36mW功耗, 72fs抖动, -59.7dBc分数杂散, -140.7dBc/Hz带外噪声
JSSC 2025第4期Clocking & PLLsPLL
A 9 GHz Low In Band Noise Sub Sampling Chopper PLL
提出一种9 GHz低带内噪声的子采样斩波锁相环，采用电荷共享消除技术。
9 GHz, 低带内噪声, 电荷共享消除
JSSC 2025第4期Clocking & PLLsPLL
A Ping Pong Charge Sharing Locking PLL With Implicit Reference Doubling and Sim
一种采用乒乓电荷共享锁定技术的PLL，具有隐式参考频率倍增和简化设计特点。
无
JSSC 2025第4期Clocking & PLLs
Stochastic TDC Using Common Mode Time Dithering and Passive
该论文提出了一种采用共模时间抖动和无源近似加法器的随机时间数字转换器设计。
无
JSSC 2025第5期Clocking & PLLsClock Generation
A Low Jitter and Wide Frequency Range D Band Frequency Synthesizer With a Subsa
提出一种低抖动、宽频率范围的D波段频率合成器，采用子采样技术。
无
JSSC 2025第5期Clocking & PLLs
A Multi Core Series Resonance CMOS Oscillator
一种多核串联谐振CMOS振荡器设计
无
JSSC 2025第5期Clocking & PLLsVCO
An Octave Tuning Range Frequency Generator Integrating a Quad Core VCO
集成四核VCO的倍频调谐范围频率发生器设计
无
JSSC 2025第5期Clocking & PLLsClock Generation
Corrections to Design and Analysis of a Fractional Frequency Synthesizer With 9
对分数频率合成器设计与分析的修正
无
JSSC 2025第6期Clocking & PLLs
A 100 80 Flash LiDAR Sensor With In Pixel Zoom Histogramming TDC
一款具有像素内缩放直方图TDC和自参考功能的100x80 Flash LiDAR传感器
100x80分辨率
JSSC 2025第6期Clocking & PLLs
A 31 W Analog Assisted Zoom Histogramming TDC in 35 m Pixel Pitch for Flash LiD
一种用于Flash LiDAR的35微米像素间距的31瓦模拟辅助缩放直方图时间数字转换器
31 W, 35 μm Pixel Pitch
JSSC 2025第6期Clocking & PLLs
A DPD Dither Free DPLL Based on a Cascaded
基于级联分数分频器和伪差分的无DPD抖动DPLL设计
无
JSSC 2025第6期Clocking & PLLsPLL
A Low Jitter Fractional N Digital PLL Adopting a
一种采用反向凹度可变斜率技术的低抖动分数N数字锁相环
无
JSSC 2025第6期Clocking & PLLs
Sub W Battery Less and Oscillator Less Wi
提出一种无电池、无振荡器的WiFi反向散射发射器，实现低功耗通信。
无
JSSC 2025第7期Clocking & PLLsVCO
A 228260 GHz VCO With Discriminative Harmonic Current Manipulating for
一款采用谐波电流选择性调控技术的228-260 GHz压控振荡器，用于优化相位噪声性能。
228-260 GHz调谐范围
JSSC 2025第7期Clocking & PLLs
A Charge Domain Fractional N ADPLL Based on Charge
基于电荷导向采样的电荷域分数N ADPLL设计
28nm CMOS, 1.2V, 100MS/s
JSSC 2025第7期Clocking & PLLs
A Compact 180 GHz Stacked FET Oscillator With 11 dBm Output Power and 139 DC to
一篇关于180 GHz堆叠FET振荡器的IEEE JSSC论文，输出功率达11 dBm
180 GHz, 11 dBm输出功率
JSSC 2025第7期Clocking & PLLsPLL
A Low Noise Fractional N Digital PLL Using a Resistor
一篇关于低噪声分数N数字PLL的IEEE JSSC论文
无
JSSC 2025第7期Clocking & PLLs
Class G Impedance Modulation Multi Core Power Oscillator for High Pout and Powe
一种用于高输出和功率的多核功率振荡器的G类阻抗调制技术
无
JSSC 2025第7期Clocking & PLLs
RXO LDPC A Physics Inspired Relaxation Oscillator Based Solver Leveraging Six B
基于物理启发的松弛振荡器LDPC解码器设计
无
JSSC 2025第8期Clocking & PLLs
A 4 32 Gb s 18 pJ bit Collaborative Baud Rate CDR
一款支持4-32 Gb/s速率、18 pJ/bit能效的协作波特率时钟数据恢复电路
4-32 Gb/s, 18 pJ/bit
JSSC 2025第8期Clocking & PLLs
A 52 Gb s Low Power PAM 4 Baud Rate CDR Using Pattern Based Phase Detector for
一种采用基于模式的相位检测器的52Gb/s低功耗PAM4波特率CDR
52Gb/s, PAM4
JSSC 2025第8期Clocking & PLLs
A Multi Event 79 ps Resolution Time Amplification Based TDC With an Ultra Low S
一篇关于基于时间放大的79 ps分辨率TDC的IEEE JSSC论文
79 ps分辨率
JSSC 2025第8期Clocking & PLLs
CRFF A Static Contention Free 23T Flip Flop With Three Clock Load Transistors f
提出一种静态无竞争的23晶体管触发器，仅需三个时钟负载晶体管。
无
JSSC 2025第9期Clocking & PLLsPLL
Design Considerations of High Frequency Reference Fractional N PLL Architecture
高频参考分数N分频锁相环架构的设计考虑
无
JSSC 2025第10期Clocking & PLLsPLLRadar
A CMOS 49–63-GHz Phase-Locked Stepped-Chirp FMCW
一款采用22nm FD-SOI工艺的49-63 GHz双PLL锁相步进啁啾FMCW雷达收发器
EIRP 9dBm, PN -101.09dBc/Hz@1MHz, RX NF 10dB, 测距5m, 分辨率1.4cm
JSSC 2025第10期Clocking & PLLs
A Low-Spur and Low-Jitter Fractional Output Divider With Self-Adaption Frequency Filtering Technique Yumeng Yang
提出一种具有自适应频率滤波的低杂散低抖动分数输出分频器，支持DTC增益和INL背景校准。
28nm CMOS, 0.084mm²核心面积, 10-300MHz输出范围, <-80dBc杂散水平
JSSC 2025第11期Clocking & PLLsPLLRadar
A CMOS 49–63-GHz Phase-Locked Stepped-Chirp FMCW
一款采用22nm FD-SOI工艺的49-63 GHz双PLL锁相步进调频连续波雷达收发器
EIRP 9dBm, PN -101.09dBc/Hz@1MHz, RX NF 10dB, 测距5m, 分辨率1.4cm
JSSC 2025第11期Clocking & PLLs
A Low-Spur and Low-Jitter Fractional Output Divider With Self-Adaption Frequency Filtering Technique Yumeng Yang
提出一种具有自适应频率滤波的低杂散低抖动分数输出分频器，用于DTC增益和INL背景校准。
28nm CMOS, 0.084 mm², 10-300 MHz, -80 dBc
JSSC 2025第12期Clocking & PLLsPLLCrystal Oscillator
A 46-GHz 545-fs rms PLL-XO Co-Design Featuring a Pulse-Injection XO Driver Can L
一种46GHz低抖动PLL-XO协同设计，采用脉冲注入XO驱动技术
4.6GHz, 545fs rms抖动, 7.24mW功耗
JSSC 2025第12期Clocking & PLLsPLL
A Fractional-N Cascaded PLL With MMD-Based Quantization-Error Cancellation
提出一种基于MMD量化误差消除的级联分数-N锁相环，有效抑制量化噪声和带内分数杂散。
65nm CMOS, 82 MHz参考频率, 96 fs RMS抖动, -70.6 dBc带内分数杂散, 21.2 mW功耗, FoM -247.1 dB
JSSC 2025第12期Clocking & PLLsDelta-Sigma ADCPLL
A Low-Jitter Fractional- N Digital PLL Using a Quantization-Error-Compensating B
提出一种采用量化误差补偿技术的低抖动分数-N数字锁相环
40nm CMOS, 14.4mW, 64fs rms抖动, -62.8dBc杂散
JSSC 2025第12期Clocking & PLLsPLL
A Low-Noise Digital PLL With an Adaptive Common-Mode Resonance Tuning Technique for V oltage-Biased Oscillators
提出一种采用自适应共模谐振调谐技术的低噪声数字PLL，优化相位噪声性能。
45.9 fs抖动，-257 dB功率-抖动优值，-146.6 dBc/Hz @10MHz偏移，4.75GHz载波
JSSC 2024第1期Clocking & PLLsVCO
A Low-Phase-Noise VCO With Common-Mode Resonance Expansion and Intrinsic Differential 2nd-Harmonic Output Based on a Single Three-Coil Transformer Ziyi Lin
提出一种采用三线圈变压器的低相位噪声VCO，具有共模谐振扩展和本征差分二次谐波输出。
12.3-15.2 GHz, -118.0 dBc/Hz @1MHz, 8.4-9.6 mW, 0.06 mm2
JSSC 2024第1期Clocking & PLLsPLLVCO
Analysis and Design of Coupled PLL-Based CMOS Quadrature VCOs
提出一种基于耦合锁相环技术的CMOS正交压控振荡器新架构，优化相位噪声和正交误差。
28nm CMOS, 24-29.2GHz, -134dBc/Hz@10MHz, 0.9°正交误差, 60mW, -184dBc/Hz FoM
JSSC 2024第1期Clocking & PLLsDLLEqualizer
Fractional-N Digital MDLL With Injection-Error Scrambling and Calibration
提出一种采用DTC控制注入时序的分数N数字MDLL，通过注入误差扰乱和校准技术降低杂散。
800-fs rms抖动, -67dBc分数杂散, -58dBc参考杂散
JSSC 2024第2期Clocking & PLLsCrystal Oscillator
A 12-/13.56-MHz Crystal Oscillator With Binary-Search-Assisted Two-Step Injection Achieving 5.0-nJ Startup Energy and 45.8- µs
一种采用二分搜索辅助两步注入技术的12/13.56MHz晶体振荡器，实现快速低能耗启动。
0.7V, 45.8µs启动时间, 5.0nJ能耗, 28.4µW稳态功耗, -143.7dBc/Hz@1kHz相位噪声
JSSC 2024第2期Clocking & PLLsPLL
A 12.8–15.0-GHz Low-Jitter Fractional- N Subsampling PLL Using a V oltage-Domain Quantization-Error Cancellation
提出一种低抖动、低分数杂散的分数-N子采样锁相环，采用DAC后消除量化误差技术
65nm CMOS, 7.3mW, 104fs rms抖动, -58dBc分数杂散
JSSC 2024第2期Clocking & PLLs
A Metastability Risk Prediction and Mitigation Technique for Clock-Domain Crossing With Single-Stage Synchronizer in Near-Threshold-V oltage Multivoltage/ Frequency-Domain Network-on-Chip
提出一种预测和缓解时钟域交叉中亚稳态风险的技术MPAM，显著提升NoC的可靠性和性能。
40nm LP工艺, 亚稳态条件率降低10^10倍, 延迟降低58%, 吞吐量提升13.4%, 能效提升8.6%
JSSC 2024第2期Clocking & PLLs
TICA: Timing Slack Inference and Clock Frequency Adaption Technique for a Deeply Pipelined Near-Threshold-V oltage Bitcoin
TICA技术通过动态感知PVT变化并调整时钟频率，减少超低电压电路中冗余时序裕度。
28nm CMOS, 0.59%原位检测器插入率, 1.4%面积开销
JSSC 2024第3期Clocking & PLLs
A DTC-Free Fractional-N BBPLL With FIR-Embedded Injection-Locked-Oscillator-Based Phase-Domain
提出一种无需DTC的分数N BBPLL，采用FIR嵌入式注入锁定振荡器降低量化噪声。
65nm CMOS, 0.9V, 4.3mW, 2.6GHz输出
JSSC 2024第3期Clocking & PLLsCharge PumpPLL
A Sub-50-fsrms Jitter Fractional- N CPPLL Based on a Dual-DTC-Assisted Time-Amplifying Phase-Frequency Detector With Cascadable DTC Nonlinearity
提出了一种基于双DTC辅助时间放大PFD的24-28GHz亚50fs抖动分数N CPPLL。
37.1 fs rms jitter (integer-N), 45.6 fs rms jitter (fractional-N)
JSSC 2024第4期Clocking & PLLsSAR ADCDelta-Sigma ADC
An Anti-Aliasing-Filter-Assisted 3rd-Order VCO-Based CTDSM With NS-SAR Quantizer Hsiang-Wen Chen , Student Member , IEEE
提出一种结合VCO-CTDSM与NS-SAR量化器的混合架构，通过AAF实现高阶噪声传递函数。
28nm CMOS, 1-MHz带宽, 100 MS/s, 1.62 mW功耗
JSSC 2024第5期Clocking & PLLsPLL
A Fast Back-to-Lock DPLL-Based 192–210-GHz Chirp Generator With +5.9-dBm Peak Output Power for Sub-THz Imaging and Sensing
一款基于DPLL的192-210GHz快速回锁啁啾信号发生器，具有59dBm峰值输出
192-210GHz, +5.9/+19.2dBm EIRP, 3.0% dc-to-THz效率
JSSC 2024第6期Clocking & PLLsPLL
A 16-GHz Background-Calibrated Duty-Cycled FMCW Charge-Pump PLL Pratap
提出一种16GHz电荷泵锁相环，用于高效FMCW雷达信号生成。
16GHz, 29.3MHz/µs chirp slope, 41kHz rms-frequency error, 16.5mW
JSSC 2024第6期Clocking & PLLs
A Fully Integrated, Low-Noise, Cost-Effective Single-Crystal-Oscillator-Based Clock Management IC in 28-nm CMOS
提出一种基于单晶振的全集成低成本低噪声时钟管理IC，适用于5G移动设备。
0.68-ppm/°C稳定性, 48.2µW RTC功耗, 1.08mW XO功耗, -158.2dBc/Hz@100kHz相位噪声
JSSC 2024第7期Clocking & PLLsPLL
A Multireference PLL: Theory and Implementation
提出多参考时钟PLL架构，降低参考相位噪声，实现16.1 fs抖动。
65nm CMOS, 16.1 fs抖动
JSSC 2024第7期Clocking & PLLsPLL
Guest Editorial IEEE 2023 European Solid-State Circuits Conference W ELCOME to t
IEEE JSSC期刊介绍2023年欧洲固态电路会议精选论文，涵盖PLL、电压模式驱动器、声学传感、3D EIT成像系统和节能技术等创新研究。
40-Gb/s NRZ, 50-Gb/s PAM4, 1.4 dBm, 0.82 pJ/b
JSSC 2024第8期Clocking & PLLsPLL
A Fractional- N Sampling PLL With a Merged Constant-Slope DTC and Sampling PD
提出一种3.3-4.5 GHz分数-N采样锁相环，结合恒定斜率DTC和采样PD，降低噪声和非线性。
203 fs rms抖动, 2.4 mW功耗, FoM -250 dB
JSSC 2024第8期Clocking & PLLsVCO
An Enhanced Class-F Dual-Core VCO With Common-Mode-Noise Self-Cancellation and I
提出一种增强型Class-F双核VCO，采用共模噪声自抵消和隔离技术，降低噪声并提升性能。
65nm CMOS, 11.5-14.3 GHz, -119.2 dBc/Hz PN, 192.8 dBc/Hz FoM, 5.6-10 mW
JSSC 2024第9期Clocking & PLLsClock Generation
A 6 to 12-GHz Fractional- N Frequency Synthesizer With a Digital Technique to Counter Modulus-Dependent Feedback
一款6至12GHz分数N频率合成器，采用数字技术解决反馈分频器延迟问题。
65nm CMOS, 1V, 66mW, 280kHz带宽, 400-500fs抖动
JSSC 2024第9期Clocking & PLLs
A Low-Phase-Noise Wide-Tuning-Range Mode-Switching Oscillator Using Multi-Magnetic-Coupling and Active-Source-Degenerating Techniques
提出一种采用多磁耦合和主动源退化技术的模式切换振荡器，实现宽频率调谐和低相位噪声。
频率调谐范围2.88至5.87 GHz，功耗20.5至27.9 mW，相位噪声-135.8 dBc/Hz @1MHz偏移
JSSC 2024第9期Clocking & PLLsPLLClock Generation
A Radiation-Hardened 15–22-GHz Frequency Synthesizer in 22-nm FinFET
22nm FinFET工艺下抗辐射15-22GHz频率合成器设计
22nm FinFET, -240.89dB FoM@15GHz, -64dBc杂散
JSSC 2024第10期Clocking & PLLsPLL
A Jitter Programmable Digital Bang-Bang PLL Using PVT-Invariant Stochastic Jitter Monitor Yong-Jo Kim
提出一种可编程抖动的数字Bang-Bang锁相环，通过随机抖动监测和自动带宽控制实现目标抖动调节。
2.88 GHz, 0.26 ps rms jitter, -225 dB FoM
JSSC 2024第10期Clocking & PLLsClock Generation
Design and Analysis of a Fractional Frequency Synthesizer With <90-fs Jitter and <−103-dBc Spurious Tones Using Digital
采用数字杂散消除技术的多输出分数频率合成器，实现90飞秒抖动和-103dBc杂散性能。
28nm CMOS, 0.9V, 2.6mW, 0.15mm², 0.5-2.5GHz, 90-fs抖动, -103dBc杂散
JSSC 2024第12期Clocking & PLLsPLLRadar
A 10-GHz Digital-PLL-Based Chirp Generator With Parabolic Non-Uniform Digital Predistortion for FMCW Radars
基于数字PLL的10GHz啁啾信号发生器，采用新型数字预失真算法优化DCO非线性调谐曲线。
28nm CMOS, 21mW功耗, 680MHz/µs斜率, 680MHz带宽, 150kHz RMS频率误差, -116.5dBc/Hz@1MHz相位噪声
JSSC 2024第12期Clocking & PLLsPLL
A 23.2-to-26-GHz Low-Jitter Fast-Locking Sub-Sampling PLL Based on a Function-Reused VCO-Buffer and a Type-I FLL With Rapid
一种基于功能复用VCO缓冲器的低抖动快速锁定亚采样锁相环，适用于毫米波频率合成。
28nm CMOS, 0.065mm², 26GHz, 48.3fs rms jitter, 19.1mW, -66dBc ref. spur, 55 ref. cycles locking time
JSSC 2024第12期Clocking & PLLsVCO
A 7.5-GHz Subharmonic Injection-Locked Clock Multiplier Featuring a 120 × Multiplying Factor and 92.3-fs RMS Jitter Including
提出一种低抖动和低参考杂散的75GHz次谐波注入锁定时钟倍频器
28nm CMOS, 7.5GHz, 67.7-fs rms jitter, -56.6 dBc reference spur, 2.33 mW
JSSC 2024第12期Clocking & PLLsPLLVCO
A Low-Jitter and Compact-Area Fractional-N Digital PLL With Fast Multi-Variable Calibration Using the Recursive Least-Squares Algorithm
一种低抖动、小面积且支持快速多变量校准的分数N数字锁相环。
88fs抖动，0.12mm²面积，15.7mW功耗
JSSC 2023第1期Clocking & PLLsPLL
A 56-GHz Fractional- N PLL With 110-fs Jitter Yu Z h a o , Member , IEEE
一种采用28nm CMOS工艺的56GHz分数N锁相环，具有110fs抖动和低相位噪声。
56GHz, 110fs抖动, -98dBc/Hz@1MHz, 23mW功耗, 0.1mm²面积
JSSC 2023第1期Clocking & PLLs
A Sub-100 fs-Jitter 8.16-GHz Ring-Oscillator-Based Power-Gating Injection-Locked Clock Multiplier With the Multiplication Factor of 68
提出一种基于环形振荡器的超低抖动注入锁定时钟乘法器，采用功率门控注入方法实现宽注入带宽和低抖动。
65nm CMOS, 14.3mW, 0.102mm², 97fs rms jitter at 8.16GHz
JSSC 2023第1期Clocking & PLLsDRAM
A Supply-Noise-Induced Jitter Canceling Adaptive Filter for LPDDR5 Mobile DRAM Y
提出一种基于LMS算法的自适应滤波器，用于消除LPDDR5移动DRAM中的电源噪声引起的抖动。
28nm CMOS, 6.4 Gb/s, 60-mV PP 1-MHz supply noise, rms jitter从27.84 ps降至4.28 ps
JSSC 2023第1期Clocking & PLLs
Fully Automated Hardware-Driven Clock-Gating Architecture With Complete Clock Coverage for 4 nm Exynos Mobile SOC Jae-Gon Lee , Y ounsik Choi, Hoyeon Jeon , Jong-Jin Lee
全自动硬件驱动时钟门控架构，显著降低动态功耗。
17%–50%的功耗降低
JSSC 2023第2期Clocking & PLLsVCO
A Low-Phase-Noise Quad-Core Millimeter-Wave Fundamental VCO Using Circular Triple-Coupled Transformer in 65-nm CMOS
一种基于圆形三重耦合变压器技术的低相位噪声毫米波四核VCO
相位噪声-104.7 dBc/Hz @1MHz偏移，FoM 186.5 dBc/Hz @59.1GHz
JSSC 2023第3期Clocking & PLLsPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出了一种采用前馈相位误差消除技术的16GHz数字锁相环，提升了相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs rms jitter, -57.84dBc reference spur
JSSC 2023第3期Clocking & PLLsPLL
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital P
提出一种低抖动、低带外噪声的双核分数-N数字PLL，采用新技术优化功耗与噪声。
28nm CMOS, 0.47mm², 8.5-10.5GHz, 36mW, 72fs抖动, -59.7dBc杂散
JSSC 2023第4期Clocking & PLLs
A Reference-Free Phase Noise Measurement Circuit Achieving 24.2-fs Periodic Jitter Sensitivity and 275-fsrms Resolution With Background Self-Calibration Wei-Jhih Jian
一种无参考时钟、自校准的片上相位噪声测量电路，实现242-fs周期性抖动。
28nm CMOS, 15.83mW, 275fs rms抖动分辨率
JSSC 2023第4期Clocking & PLLsDLLNeural Network Accelerator
A V ery High Linearity Twin Phase Interpolator With a Low-Noise and Wideband Delta Quadrature DLL for High-Speed Data
提出一种高线性度双相位插值器，结合低噪声宽带延迟锁相环，实现3.5-11GHz频段内的高精度时钟生成。
1.2V 65nm CMOS, 7GHz, 7.8mW, 48.1fs rms jitter, -257.4dB FoM
JSSC 2023第5期Clocking & PLLsPLL
A Cryo-CMOS PLL for Quantum
本文提出了一种用于量子计算控制的4.2K低温CMOS PLL。
40nm CMOS, 4.2K, 10GHz, 37fs rms jitter, -69dBc参考杂散, 2.7mW功耗
JSSC 2023第6期Clocking & PLLsPLL
A 20-GHz PLL With 20.9-fs Random Jitter Yu Z h a o , Member , IEEE
一款20GHz整数N分频PLL，采用双沿采样相位检测器和新型反馈分频器重定时方法，实现209fs随机抖动。
28nm CMOS, 20.9fs rms抖动(10kHz-40MHz), -66dBc杂散, 12mW功耗
JSSC 2023第6期Clocking & PLLsPLLNeural Network Accelerator
A Low-Spur Fractional-N PLL Based on a Time-Mode
介绍了一种基于时间模式算术单元的低抖动、低杂散分数N锁相环。
182-fs rms jitter, 3.5-mW power consumption, worst fractional spur below −59 dBc
JSSC 2023第7期Clocking & PLLs
A1 -μW/MHz RC Oscillator With Three-Point Trimmed 2.1-ppm/◦C and Single-Point Trimmed 8.7-ppm/◦C Stability From − 40 ◦Ct o9 5 ◦C
提出一种无需相反温度系数电阻的RC振荡器，通过三点数字修调和温度补偿技术提高频率稳定性。
65nm CMOS, ±140 ppm频率误差(-40°C~95°C), 83-ppm/V电压灵敏度, 1.3-ppm Allan偏差, 1μW/MHz能效
JSSC 2023第7期Clocking & PLLsVCO
A Wideband Mode-Switching Quad-Core VCO Using Compact Multi-Mode Magnetically Coupled LC Network
提出一种采用紧凑多模磁耦合LC网络的四核毫米波压控振荡器，实现宽调谐范围和低相位噪声。
12.1-32.0 GHz调谐范围，-103.2 dBc/Hz相位噪声，5.6-22.5 mW功耗
JSSC 2023第8期Clocking & PLLs
A Study of Injection Locking in Oscillators and
研究振荡器和分频器中注入锁定的时变模型及其优化应用。
26-73 GHz, 1.88-4.76 mW
JSSC 2023第8期Clocking & PLLsPLLVCO
Analysis and Design of a Dual-Mode VCO With Inherent Mode Compensation Enabling a 7.9–14.3-GHz 85-fs-rms Jitter PLL Yizhuo Wang, Jiahe Shi
提出一种双模式VCO，通过对称8字变压器和电容阵列补偿模式不平衡，实现宽带低抖动频率合成。
7.9–14.3 GHz, 14.1–17.2 mW, 0.18 mm², -115 dBc/Hz, <85 fs rms jitter
JSSC 2023第9期Clocking & PLLs
A Digital PLL-Based Phase Modulator With Non-Uniform Clock Compensation and Non-
提出一种基于数字PLL的低功耗相位调制器，采用非均匀时钟补偿和相位域数字预失真技术，实现低误差向量幅度。
40nm CMOS, 2.7–3.9 GHz载波频率, 40MHz参考频率, -47dB EVM（64-PSK调制）
显示前80篇，共 603 篇