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CDR

50 篇相关 JSSC 论文

JSSC 2024第2期RF & WirelessCDRPAM-4
A 60-Gbs 12-pJbit 14-Rate PAM-4 Receiver With a Jitter Compensation CDR Li Wang
一款60Gbs PAM-4接收器，采用抖动补偿CDR技术，实现低抖动传输与高带宽容忍。
40nm CMOS, 30-60Gb/s, <-8dB JTRAN, 40MHz JTOL带宽, 60%抖动补偿率
JSSC 2024第6期RF & WirelessCDREqualizer
A 10-Gbs Wireline Receiver Using Linear Baud-Rate CDR and Analog Equalizer for F
一种用于FSO-WDM系统的10Gbps有线接收器，采用线性波特率CDR和模拟均衡器。
3.8 pJ/bit, 0.147 mm²
JSSC 2022第2期Clocking & PLLsCDRPAM-4
A 00285-mm2 068-pJbit Single-Loop Full-Rate Bang-Bang CDR Without Re ference and
本文提出了一种无需参考和独立频率检测器的单环路全速率Bang-Bang时钟数据恢复电路，支持PAM-4模式，具有宽频率捕获范围和高能效。
28nm CMOS, 23-to-29-Gb/s capture range, 0.68 pJ/bit energy efficiency
JSSC 2022第2期Clocking & PLLsCDR
Design Techniques for a 6432-Gbs 096-pJb Continuous-Rate CDR With Stochastic Fre
提出一种基于随机频率相位检测器的连续速率CDR设计技术，实现6.4-32Gb/s捕获范围和0.96pJ/b能效。
6.4-32Gb/s捕获范围，<11μs锁定时间，BER<10^-12，0.96pJ/b能效
JSSC 2022第3期RF & WirelessCDRNeural Network Accelerator
An 1824-Gbs 093-pJbit Receiver With an Input-Level-Sensing CD R Using Clock-Embe
一种采用输入电平感知CDR的18.24Gb/s、0.93pJ/bit接收器
28nm CMOS, 1V供电, 18.24Gb/s, 0.93pJ/bit, 0.022mm²
JSSC 2022第5期Clocking & PLLsCDRPAM-4
A Sub-025-pJbit 476-to- 588-Gbs Reference-Less FD-Less Single-Loop PAM-4 Bang-Ba
一种无需参考和频率检测器的半速率单环路Bang-Bang时钟数据恢复电路，实现高速低功耗PAM-4信号处理。
28nm CMOS, 0.056mm²核心面积, 0.22–0.25 pJ/bit能效, 9.8 (Gb/s)/µs捕获速度
JSSC 2022第9期RF & WirelessCDRPAM-4
A 56-Gbs 8-mW PAM4 CDRDMUX With High Jitter Tolerance
一种低功耗PAM4 CDRDMUX电路，具有高抖动容限和宽环路带宽。
56 Gbps, 8 mW, 160 MHz抖动传输带宽, 1 UI抖动容限@10 MHz
JSSC 2022第10期Clocking & PLLsCDRPAM-4
Design Techniques for 48-Gbs 24-pJb PAM-4 Baud-Rate CDR With Stochastic Phase De
提出一种基于随机相位检测器的48Gb/s PAM-4波特率CDR设计技术
48 Gb/s, 24 pJ/b, BER<10^-11, 0.24 mm^2
JSSC 2020第8期RF & WirelessCDREqualizer
A 12-Gbs 10-ns Turn-On Time Rapid ONOFF Baud-Rate DFE Receiver in 65-nm CMOS
一款65nm CMOS工艺的12Gbps快速启停接收器，支持10ns启动时间
12 Gb/s, BER < 10^-12, >30-MHz JTOL corner, 377 fs rms jitter, 3.8-pJ/bit
JSSC 2020第10期Clocking & PLLsPLLCDR
A 32-Gbs 046-pJbit PAM4 CDR Using a Quarter-Rate Linear Phase Detector and a Sel
本文提出了一种四电平脉冲幅度调制(PAM4)四分之一速率时钟和数据恢复电路(CDR)，采用线性相位检测器和自偏置PLL多相时钟发生器，实现了低功耗和低抖动。
40nm CMOS, 32-Gb/s, 0.46 pJ/bit, 352.6 fs抖动
JSSC 2020第10期Clocking & PLLsCDR
A 65-125-Gbs Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS
提出一种基于扩展Bang-Bang相位检测器的无参考时钟数据恢复电路，具有快速锁定和低功耗特点。
28nm CMOS, 12.5 Gb/s, 320 ns频率锁定时间, 21.13 mW功耗, 2.11 pJ/bit能效
JSSC 2019第8期RF & WirelessCDR
A 25-Gbs 21-pJbit Fully Integrated Optical Receiver With a Baud-Rate Clock and D
一款25-Gb/s全集成光接收器，采用波特率时钟恢复技术，实现高灵敏度和高能效。
25-Gb/s, 21-pJ/bit, BER < 10^-12, 1.7-ps rms抖动
JSSC 2019第10期Clocking & PLLsCDR
A 10-Gbs 003-mm 2 128-pJbit Half-Rate Injection-Locked CDR With Path Mismatch Tr
提出一种带路径失配跟踪环路的10Gb/s半速率全数字注入锁定时钟数据恢复电路
28nm CMOS, 0.9V, 10Gb/s, 12.8mW, 0.03mm²
JSSC 2019第10期Clocking & PLLsVCOCDR
An Inductorless 20-Gbs CDR With High Jitter Tolerance
一种无电感20Gbps时钟数据恢复电路，具有高抖动容限
45nm CMOS, 抖动容限2 UI@5MHz, 恢复时钟抖动459fs
JSSC 2018第2期Clocking & PLLsCDR
A 18 pJb 12525 Gbs Wide Range All Digital Clock and Data Recovery Circuit
一种18 pJ/b、125.25 Gb/s宽范围全数字时钟数据恢复电路
18 pJ/b, 125.25 Gb/s
JSSC 2016第2期Clocking & PLLsCDR
A 4 to 105 Gb s Continuous Rate Digital Clock and Data Recovery With Automatic
一篇关于4至105 Gb/s连续速率数字时钟和数据恢复的IEEE JSSC期刊论文
4 to 105 Gb/s
JSSC 2015第3期RF & WirelessCDRNeural Network Accelerator
A Burst-Mode Digital Receiver With Programmable Input Jitter Filtering for Energ
一种具有可编程输入抖动滤波功能的突发模式数字接收器，实现快速开关操作和能量比例链路。
90nm CMOS, 2.2 Gb/s, 6.1 mW, 2.77-3.87 pJ/bit, 36 mV输入灵敏度
JSSC 2015第11期RF & WirelessCDR
A 22 to 265 Gbs Optical Receiver With All-Digital Clock and Data Recovery in a 6
本文介绍了一种22至26.5 Gb/s的全数字时钟数据恢复光学接收器，采用65nm CMOS工艺，具有低功耗和高性能。
65nm CMOS, 26.5 Gb/s, 254 mW, 1.28 ps抖动, 106 A灵敏度
JSSC 2015第11期RF & WirelessPLLCDR
A 312 pJbit 1927 Gbps Receiver With 2-Tap DFE Embedded Clock and Data Recovery Z
一款19-27 Gbps接收器，采用连续时间线性均衡器和2抽头判决反馈均衡器嵌入时钟数据恢复电路，实现高效能和小尺寸。
40 nm CMOS, 3.12 pJ/bit, 27 Gbps
JSSC 2014第4期Clocking & PLLsCDR
A Reference-Less Clock and Data Recovery Circuit Using Phase-Rotating Phase-Lock
提出一种无参考半速率数字时钟数据恢复电路，采用相位旋转锁相环作为相位插值器。
90nm CMOS, 5Gb/s, 13.1mW, 5.0ps/44.0ps长期抖动, 2MHz JTRAN带宽, 16MHz JTOL角频率
JSSC 2014第9期RF & WirelessCDR
SiGe Clock and Data Recovery System Based on Injection-Locked Oscillator for 100
130nm BiCMOS SiGe工艺下设计的100Gbit/s时钟数据恢复系统，采用注入锁定振荡器。
100GHz时钟，50Gb/s输入数据，1.2ps rms抖动，1.4W功耗，2.3V电源
JSSC 2014第11期RF & WirelessCDR
A 16 Gbs 37 mWGbs 8-Tap DFE Receiver and Baud-Rate CDR With 31 kppm Tracking Ban
介绍了一种基于22nm CMOS SOI技术的16Gb/s I/O链路接收器，采用8抽头DFE和波特率CDR实现高速数据传输。
16Gb/s, 3.7mW/Gb/s, 31kppm跟踪带宽
JSSC 2013第3期RF & WirelessCDRHigh-Speed Link
A 25-Gbs 5-mW CMOS CDRDeserializer
一款采用电荷导向逻辑的低功耗25Gbps CDR解串器
1.5ps rms抖动, 0.5UI抖动容限@5MHz, 5mW功耗
JSSC 2013第6期Clocking & PLLsCDR
A Bang-Bang Clock and Data Recovery Using Mixed Mode Adaptive Loop Gain Strategy
提出一种采用混合模式自适应环路增益策略的Bang-Bang时钟数据恢复电路，提升抖动性能。
5G/10G, 1.04ps RMS抖动, 7.5ps峰峰值抖动, 110.6mW功耗
JSSC 2013第8期RF & WirelessVCOCDR
An 85115-Gbps SONET Transceiver With Referenceless Frequency Acquisition Namik K
一款无需参考时钟的8.5-11.5Gbps SONET收发器，采用改进的数字四相关器频率检测算法实现快速频率捕获。
65nm CMOS, 1.0V, 8.5-11.5Gbps
JSSC 2012第3期RF & WirelessCDREqualizer
A Fully-Integrated 40-Gbs Transceiver in 65-nm CMOS Technology Ming-Shuan Chen Y
65nm CMOS工艺下实现的全集成40Gb/s收发器
40Gb/s PRBS数据，20cm Rogers信道（19dB损耗@20GHz），BER<10^-12，总功耗655mW
JSSC 2011第2期Data ConvertersCDR
A 1040-Gbs All-Digital CDR With 10-ps Period Resolution DCO and Adaptive Proport
设计了一种全数字时钟数据恢复电路，具有宽频带多相时钟和自适应比例增益控制。
0.13μm CMOS, 1.2V, 1.0-4.0 Gb/s, 3.59 ps抖动, 11.4 mW功耗
JSSC 2011第12期Clocking & PLLsCDR
A TDC-Less 7 mW 25 Gbs Digital CDR With Linear Loop Dynamics and Offset-Free Dat
一种无TDC的7mW 25Gbs数字CDR，采用混合模拟/数字相位检测实现线性环路动态和零偏移数据恢复。
0.13μm CMOS, 1.2V, 2.5Gb/s时功耗7mW, 抖动5.7ps rms
JSSC 2010第6期RF & WirelessCDR
A 5-Gbs ADC-Based Feed-Forward CDR in 65 nm CMOS Oleksiy Tyshchenko Ali Sheikhol
一篇关于在65纳米CMOS工艺中实现5Gbs ADC-Based Feed-Forward CDR的论文
5 Gb/s, 178.4 mW, 0.51 mm²
JSSC 2010第8期RF & WirelessCDRHigh-Speed Link
A 5 Gbps 013 22m CMOS Pilot-Based Clock and Data Recovery Scheme for High-Speed
提出一种基于导频的时钟数据恢复技术，用于高速串行链路，具有低抖动和小面积优势。
0.13μm CMOS, 1.5V, 5Gbps, 10ps峰峰值抖动, 1.6ps RMS抖动, 28MHz CDR带宽
JSSC 2009第5期RF & WirelessCDRHigh-Speed Link
A Fully Integrated 013- 22m CMOS 40-Gbs Serial Link Transceiver Jeong-Kyoum Kim
本文介绍了一种基于0.13μm CMOS工艺的全集成40Gb/s串行链路收发器。
0.13μm CMOS, 1.45V, 40Gb/s, 3.6W, 3.4×2.9mm²
JSSC 2009第12期RF & WirelessCDR
A 20-Gbs Full-Rate Linear Clock and Data Recovery Circuit With Automatic Frequen
20Gb/s全速率时钟数据恢复电路，采用混频型线性相位检测器和自动频率锁定技术。
480 fs rms抖动, 4.22 ps峰峰值抖动, 154 mW功耗, 1.5V电源
JSSC 2008第2期Clocking & PLLsPLLCDR
A Wide-Tracking Range Clock and Data Recovery Circuit
一种具有宽跟踪范围的混合模拟数字四分频时钟数据恢复电路
0.18μm CMOS, 2 Gb/s, 14 mW, >5000 ppm跟踪范围
JSSC 2008第3期Clocking & PLLsVCOCDR
A 20-Gbs Burst-Mode Clock and Data Recovery Circuit Using Injection-Locking Tech
采用注入锁定技术的20Gb/s突发模式时钟数据恢复电路，实现高速低功耗操作。
20Gb/s, 175mW, 1.5V, BER < 10^-12
JSSC 2008第8期Clocking & PLLsVCOCDR
A 25 Gbs Run-Length-Tolerant Burst-Mode CDR Based on a 18th-Rate Dual Pulse Ring
提出一种基于18分频双脉冲环路的25Gbps容忍长连零的突发模式时钟数据恢复电路
2.5Gb/s, 72bits长连零容忍, 42mW@1.2V, 2.7ps抖动
JSSC 2008第9期RF & WirelessCDREqualizer
Edge and Data Adaptive Equalization of Serial-Link Transceivers
提出一种补偿数据和边缘样本的自适应均衡器，改善串行链路性能。
0.13μm/0.18μm CMOS, 3.6Gb/s, BER<10^-12, 120" FR4信道
JSSC 2008第10期Clocking & PLLsCDR
A 622-Mbs Mixed-Mode BPSK Demodulator Using a Half-Rate Bang-Bang Phase Detector
提出一种新型混合模式BPSK解调器，适用于家庭网络CATV线路。
0.18-μm CMOS, 1.8V, 622-Mb/s
JSSC 2008第12期Data ConvertersDACVCO
A 103 Gbs Burst-Mode CDR Using a 16DAC Jun Terada Associate Member IEEE Kazuyos
提出一种用于10G-EPON系统的突发模式时钟数据恢复电路，采用单门控压控振荡器和1/6 DAC，显著降低频率误差。
0.25μm SiGe BiCMOS, 2.4 ps rms抖动, 14.7 ps总抖动, 瞬时锁定1比特, 160比特无转换序列容忍度, 0.27 UIpp抖动容忍度
JSSC 2008第12期Clocking & PLLsCDR
A 40-Gbs CDR Circuit With Adaptive Decision-Point Control Based on Eye-Opening M
提出一种40Gb/s时钟数据恢复电路，采用自适应决策点控制优化BER性能。
0.18-μm SiGe BiCMOS, 1.6W功耗, 189fs-rms抖动
JSSC 2007第4期RF & WirelessCDREqualizer
A Fully Integrated 10-Gbs Receiver With Adaptive Optical Dispersion Equalizer in
一款集成自适应光学色散均衡器的10Gb/s接收器芯片，适用于长距离光纤通信。
10 Gb/s, 950 mW, 200 km单模光纤无差错运行
JSSC 2007第9期Clocking & PLLsCDREqualizer
Equalization and Clock and Data Recovery Techniques for 10-Gbs CMOS Serial-Link
描述了一种在0.13微米CMOS技术中实现10Gb/s的均衡器和时钟数据恢复电路。
10 Gb/s, 133 mW, 1.6-V supply
JSSC 2007第10期Clocking & PLLsCDR
A Power-Efficient Clock and Data Recovery Circuit in 018 22m CMOS Technology for
研究低功耗门控振荡器时钟数据恢复电路的设计方法及其性能优化。
0.18μm CMOS, 4.2 mW/Gb/s/channel, 20 Gb/s总数据速率, BER < 10^-12
JSSC 2006第3期RF & WirelessCDR
A CMOS Mixed-Signal Clock and Data Recovery Circuit for OIF CEI-6G Backplane Tra
一款用于OIF CEI-6G背板收发器的低功耗CMOS混合信号时钟数据恢复电路
0.13μm CMOS, 1.2V, 6Gb/s, 24mW
JSSC 2006第3期Clocking & PLLsCDRDLL
Analysis and Equalization of Data-Dependent Jitter
分析和均衡数据依赖性抖动以提高宽带通信系统的性能
10 Gb/s, 30 to 52 ps
JSSC 2006第5期Clocking & PLLsPLLCDR
Fast Acquisition Clock and Data Recovery Circuit With Low Jitter
提出一种结合快速捕获和低抖动的半速率时钟数据恢复电路
0.5μm CMOS, 700 Mb/s, 7%捕获范围, 8比特初始捕获时间, 16 ps抖动
JSSC 2006第5期RF & WirelessCDR
MAY 2006 VOLUME 41 NUMBER 5 IJSCBC ISSN 0018-9200 Editorial K Nagaraj 1003 RE
该期刊包含多篇关于高速电路设计、时钟恢复、功率放大器和图形处理器的论文。
10-Gb/s, 155-mW, 50-Mvertices/s
JSSC 2006第6期Clocking & PLLsCDR
A 15552 Mbps3125 Gbps Continuous-Rate Clock and Data Recovery Circuit
一款支持155.52 Mbps至3.125 Gbps连续速率时钟数据恢复电路，采用全速率Bang-Bang相位检测器。
0.18μm CMOS, 95mW@3.125Gbps, BER<10^-12
JSSC 2006第8期Clocking & PLLsPLLVCO
A Digital Clock and Data Recovery Architecture for Multi-Gigabits Binary Links
提出一种用于高速二进制链路的数字时钟和数据恢复架构，替代传统模拟PLL中的模拟滤波器和压控振荡器。
无具体数据
JSSC 2006第9期Clocking & PLLsCDR
A 125-Gbs Parallel Phase Detection Clock and Data Recovery Circuit in 013-22m CM
提出一种并行相位检测时钟数据恢复电路，提升线性CDR速度。
0.13μm CMOS, 12.5Gb/s, 0.56UI相位线性响应区域
JSSC 2006第12期Power ManagementCDR
A 25-Gbs Multi-Rate 025- 22m CMOS Clock and Data Recovery Circuit Utilizing a Hy
一种0.25微米CMOS多速率时钟数据恢复电路，结合模拟/数字边界实现高性能、小面积和低功耗。
155Mb/s至2.5Gb/s, 197mA最大功耗, 5x5mm封装