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VCO

216 篇相关 JSSC 论文

JSSC 2025第2期Clocking & PLLsVCO
A Transformer Based Series Resonance CMOS VCO
一种基于变压器的串联谐振CMOS压控振荡器设计
无
JSSC 2025第3期Clocking & PLLsPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出一种采用前馈相位误差消除技术的16GHz数字锁相环，显著改善相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs抖动(1kHz-100MHz), -57.84dBc参考杂散
JSSC 2025第5期Clocking & PLLsVCO
An Octave Tuning Range Frequency Generator Integrating a Quad Core VCO Using Qu
集成四核VCO的倍频调谐范围频率发生器设计
无
JSSC 2025第7期Clocking & PLLsVCO
A 228260 GHz VCO With Discriminative Harmonic Current Manipulating for Phase No
一款采用谐波电流选择性调控技术的228-260 GHz压控振荡器，用于优化相位噪声性能。
228-260 GHz调谐范围
JSSC 2025第12期RF & WirelessVCO
A Blocker-Tolerant Receiver With VCO-Based Non-Uniform Multi-Level Time-Approxim
一种基于VCO的非均匀多级时间近似滤波器毫米波接收器，具有高阻塞容忍度。
28nm CMOS, 0.83mm², 87mW, 65dB最大阻塞抑制, -36dB EVM(无阻塞), -31dB EVM(24dBc阻塞)
JSSC 2024第1期Clocking & PLLsVCO
A Low-Phase-Noise VCO With Common-Mode Resonance Expansion and Intrinsic Differe
提出一种采用三线圈变压器的低相位噪声VCO，具有共模谐振扩展和本征差分二次谐波输出。
12.3-15.2 GHz, -118.0 dBc/Hz @1MHz, 8.4-9.6 mW, 0.06 mm2
JSSC 2024第1期Clocking & PLLsPLLVCO
Analysis and Design of Coupled PLL-Based CMOS Quadrature VCOs Agata Iesurum Gra
提出一种基于耦合锁相环技术的CMOS正交压控振荡器新架构，优化相位噪声和正交误差。
28nm CMOS, 24-29.2GHz, -134dBc/Hz@10MHz, 0.9°正交误差, 60mW, -184dBc/Hz FoM
JSSC 2024第4期Data ConvertersSAR ADCDelta-Sigma ADC
An Anti-Aliasing-Filter-Assisted 3rd-Order VCO-Based CTDSM With NS-SAR Quantizer
提出一种结合VCO-CTDSM与NS-SAR量化器的混合架构，通过AAF实现高阶噪声传递函数。
28nm CMOS, 1-MHz带宽, 100 MS/s, 1.62 mW功耗
JSSC 2024第5期RF & WirelessVCO
A 108145-GHz Eight-Phase 125-Duty-Cycle Nonoverlapping LO Generator With Automat
一款10.8-14.5GHz八相12.5%占空比非重叠LO发生器，用于60GHz八路径滤波子采样接收机。
10.8-14.5GHz, 77.8mW, 1V, 0.1°相位误差, -5dBm四次谐波输出
JSSC 2024第8期Clocking & PLLsVCO
An Enhanced Class-F Dual-Core VCO With Common-Mode-Noise Self-Cancellation and I
提出一种增强型Class-F双核VCO，采用共模噪声自抵消和隔离技术，降低噪声并提升性能。
65nm CMOS, 11.5-14.3 GHz, -119.2 dBc/Hz PN, 192.8 dBc/Hz FoM, 5.6-10 mW
JSSC 2024第9期RF & WirelessVCOEqualizer
A Single-Ended Impedance-Matched Transmitter With Single Ring-Oscillator-Based T
提出一种单端阻抗匹配发射器，采用环形振荡器时域ZQ校准，实现低误码率和高效能。
65nm CMOS, 12 Gb/s, 1.145 pJ/bit, FoM 0.11 pJ/bit/(dB/pin)
JSSC 2024第12期Clocking & PLLsVCO
A 75-GHz Subharmonic Injection-Locked Clock Multiplier Featuring a 120 Multiply
提出一种低抖动和低参考杂散的75GHz次谐波注入锁定时钟倍频器
28nm CMOS, 7.5GHz, 67.7-fs rms jitter, -56.6 dBc reference spur, 2.33 mW
JSSC 2024第12期Clocking & PLLsPLLVCO
A Low-Jitter and Compact-Area Fractional-N Digital PLL With Fast Multi-Variable
一种低抖动、小面积且支持快速多变量校准的分数N数字锁相环。
88fs抖动，0.12mm²面积，15.7mW功耗
JSSC 2023第2期Clocking & PLLsVCO
A Low-Phase-Noise Quad-Core Millimeter-Wave Fundamental VCO Using Circular Tripl
一种基于圆形三重耦合变压器技术的低相位噪声毫米波四核VCO
相位噪声-104.7 dBc/Hz @1MHz偏移，FoM 186.5 dBc/Hz @59.1GHz
JSSC 2023第3期Clocking & PLLsPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出了一种采用前馈相位误差消除技术的16GHz数字锁相环，提升了相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs rms jitter, -57.84dBc reference spur
JSSC 2023第7期Clocking & PLLsVCO
A Wideband Mode-Switching Quad-Core VCO Using Compact Multi-Mode Magnetically Co
提出一种采用紧凑多模磁耦合LC网络的四核毫米波压控振荡器，实现宽调谐范围和低相位噪声。
12.1-32.0 GHz调谐范围，-103.2 dBc/Hz相位噪声，5.6-22.5 mW功耗
JSSC 2023第8期Clocking & PLLsVCO
Analysis and Design of a Dual-Mode VCO With Inherent Mode Compensation Enabling
提出一种双模式VCO，通过对称8字变压器和电容阵列补偿模式不平衡，实现宽带低抖动频率合成。
7.9–14.3 GHz, 14.1–17.2 mW, 0.18 mm², -115 dBc/Hz, <85 fs rms jitter
JSSC 2023第10期RF & WirelessVCOEqualizer
A 103 fJbdB 1026 Gbs Receiver With a Dual Feedback Nested Loop CDR for Wide Band
提出一种高效能接收器，采用双反馈嵌套环CDR技术，提升高频抖动容限。
103 fJ/b/dB at 26 Gb/s
JSSC 2023第10期Clocking & PLLsVCO
A Compact and Low Phase Noise Square-Geometry Quad-Core Class-F VCO Using Parall
提出一种紧凑低相位噪声的19GHz方形几何四核Class-F VCO，采用电感共享技术。
17.6-19.4GHz, -137.2dBc/Hz@10MHz, 46mW, 0.9V, FoM 186.1dBc/Hz
JSSC 2023第11期Data ConvertersVCO
A 0004-mm 2 365-mW 7-Bit 2-GSs Single-Channel GRO-Based Time-Domain ADC Incorpor
基于门控环形振荡器的7位2GS/s时间域ADC，具有高能效和小面积。
28nm CMOS, 0.004mm², 2GS/s, 38.63dB SNDR, 50.66dB SFDR, 31.4fJ/conversion-step FoM
JSSC 2023第11期RF & WirelessVCO
A Highly Efficient 165-GHz 4FSK 17-Gbs Transceiver System With Frequency Overlap
一款高效165GHz 4FSK 17Gb/s收发器系统，采用频率重叠架构。
17Gb/s@18cm, 10.7pJ/bit, TX:62mW, RX:120mW
JSSC 2023第12期Clocking & PLLsVCO
A Compact 10-MHz RC Frequency Reference With a Versatile Temperature Compensatio
本文设计了一种紧凑的CMOS RC频率参考，采用温度补偿技术实现低温度系数。
180nm CMOS, 10MHz, ±2800 ppm (-45°C to 125°C)
JSSC 2022第4期Data ConvertersSAR ADCVCO
OTA-Free 1-1 MASH ADC Using Fully Passive Noise-Shaping SAR VCO ADC Sanjeev Tan
提出一种无OTA的1-1 MASH ADC，采用全被动噪声整形SAR VCO ADC结构，实现高能效转换。
0.16 mW功耗，71.5/75.8 dB SNDR/DR，1.1-MHz带宽，23.3 fJ/step Walden FoM
JSSC 2022第6期Data ConvertersVCO
A Deep-Subthreshold Variation-Aware 02-V Open-Loop VCO-Based ADC Viet Nguyen St
0.2V超低压开环VCO-ADC，适用于能量收集IoT传感应用
28nm CMOS, 0.2V, 35MS/s, 64.4dB SNDR, 15.9µW
JSSC 2022第6期Clocking & PLLsPLLVCO
A Low-Jitter 8-GHz RO-Based ADPLL With PVT-Robust Replica-Based Analog Closed Lo
一种基于环形振荡器的低抖动8GHz ADPLL，采用PVT鲁棒的模拟闭环设计
8GHz下289fs RMS抖动，1.1V供电，9.48mW功耗，0.055mm²面积
JSSC 2022第6期Clocking & PLLsVCOClock Generation
Multi-Phase Clock Generation for Phase Interpolation With a Multi- Phase Injecti
提出一种基于多相注入锁定环形振荡器的高精度低抖动多相时钟生成器。
1.2V 65nm CMOS, 7GHz, 15.6mW, 58.8fs rms jitter, -252.7dB FOM
JSSC 2022第9期Data ConvertersDACPLL
A 969-dB-Resolution 109- μW Second-Order Robust Closed-Loop VCO-Based Sensor Int
一种高分辨率、低功耗的VCO传感器前端，采用二阶噪声整形和闭环结构。
180nm CMOS, 109µW, 96.9dB分辨率, 0.5ms转换时间
JSSC 2022第12期Clocking & PLLsPLLVCO
A Harmonic-Mixing PLL Architecture for Millimeter-Wave Application
提出一种用于毫米波应用的谐波混合PLL架构，实现低噪声合成器设计。
74-MHz参考频率，-250-dB PLL品质因数，88-fs rms抖动
JSSC 2021第1期Clocking & PLLsVCO
A Low-Jitter and Low-Reference-Spur Ring-VCO- Based Injection-Locked Clock Multi
提出一种低抖动、低参考杂散的环形VCO注入锁定时钟倍频器，采用三重校准技术实现高性能。
2.4GHz输出信号，参考杂散-72dBc，RMS抖动140fs
JSSC 2021第1期Clocking & PLLsVCODLL
A Self-Calibrated 2-bit Time-Period Comparator-Based Synthesized Fractional- N M
采用22nm FinFET工艺的自校准2位时间周期比较器合成分数N MDLL，实现低功耗和低杂散。
22nm FFL FinFET, 1.2-3.8 GHz, 2.74 ps RMS抖动, -47 dBc杂散, 3.19 mW功耗, FOM -226.3 dB
JSSC 2021第2期Data ConvertersVCONeural Network Accelerator
A 745-dB Dynamic Range 10-MHz BW CT- ADC With Distributed-Input VCO and Embedde
本文介绍了一种采用分布式输入VCO作为第二级积分器和量化器的二阶VCO基连续时间ΔΣ调制器，显著提高了动态范围和能效。
40nm CMOS, 655 MS/s, 74.5-dB动态范围, 10-MHz带宽
JSSC 2021第2期Power ManagementVCO
A Supply V oltage Control Method for Performance Guaranteed Ultra-Low-Power Micr
提出一种通过数字延迟线匹配调节电源电压的方法，确保超低功耗微处理器性能稳定。
65nm CMOS, 亚阈值操作, 实时应用性能保证
JSSC 2021第4期Clocking & PLLsVCO
A 112-dB SFDR 89-dB SNDR VCO-Based Sensor Front-End Enabled by Background-Calibr
一种基于VCO的高动态范围传感器前端，采用差分脉冲编码调制和背景增益校准技术，实现超低失真和高性能。
65nm CMOS, 3.2µW, 89dB SNDR, 94dB DR, 500Hz带宽
JSSC 2021第8期Clocking & PLLsVCO
A 59-to-276-GHz CMOS Signal Generator Using V aractor-Less VCO and Dual-Mode ILF
提出一种超宽带毫米波和亚太赫兹信号发生器，采用无变容四频VCO和双模ILF技术。
频率调谐范围58.8至275.6 GHz，相位噪声-115.8至-89.2 dBc/Hz，功耗54 mW，核心面积0.65 mm²
JSSC 2021第9期Clocking & PLLsVCO
A Probabilistic Compute Fabric Based on Coupled Ring Oscillators for Solving Com
基于耦合环形振荡器的概率计算架构，用于高效解决NP难组合优化问题。
560个ROSC, 82%-100%求解准确率
JSSC 2021第9期Data ConvertersDelta-Sigma ADCPLL
A Time Amplifier Assisted Frequency-to-Digital Converter Based Digital Fractional
本文提出了一种基于时间放大器的数字分数频率转换器，应用于6.5GHz数字分数-N锁相环。
随机抖动145 fs rms，总抖动151至270 fs rms，最差分数杂散-49 dBc
JSSC 2021第10期Data ConvertersPLLVCO
Reference Oversampling PLL Achieving 256-dB FoM and 78-dBc Reference Spur
提出一种低抖动、低功耗、低参考杂散的参考过采样数字锁相环，性能卓越。
28nm CMOS, 4GHz输出频率, 67.1fs抖动, -78.1dBc参考杂散, 5.2mW功耗
JSSC 2021第11期Clocking & PLLsVCO
A 1789-dB FoM 128-dB SFDR VCO-Based AFE for ExG Readouts With a Calibration-Free
一种基于VCO的无校准AFE，用于ExG读取，具有高动态范围和线性度。
65nm CMOS, 0.8V, 1.68μW, 94.2-dB SNDR, 95.1-dB DR, 178.9-dB FoM, 128-dB SFDR
JSSC 2021第11期Power ManagementPLLVCO
A 23 GHz 28 mW Sampling PLL Achieving 110 dBcHz In-Band Phase Noise and 500 MHz
一种无相位插值器的23 GHz采样锁相环，实现110 dBc/Hz带内相位噪声和500 MHz FMCW啁啾。
23 GHz, 28 mW, 110 dBc/Hz带内相位噪声, 500 MHz FMCW啁啾, 1.2V电源
JSSC 2021第12期Power ManagementVCO
A 125-GHz Fully Integrated DCDC Converter Using Electromagnetically Coupled Clas
基于电磁耦合D类LC振荡器的125GHz全集成DCDC转换器，实现高功率密度和高效率。
0.18µm CMOS, 1.61mm²/0.37mm², 1W/mm²峰值功率密度, 12mV纹波
JSSC 2020第2期Data ConvertersPLLVCO
A Second-Order Purely VCO-Based CT ΔΣ ADC Using a Modified DPLL Structure in 40-
提出一种基于VCO的第二阶连续时间ΔΣ ADC，采用改进DPLL结构，实现高效能转换。
40nm CMOS, 1.1V, 260 MS/s, 69.4 dB SNDR, 5.2-MHz带宽, 0.86 mW
JSSC 2020第3期Clocking & PLLsVCO
A 1770- --mu- m2 Leakage-Based Digital Temperature Sensor With Supply Sensitivit
一种基于漏电流的数字温度传感器，具有低电源敏感性和小面积特性。
1770 μm², 0.8-1.3V, ±0.70°C(3σ)
JSSC 2020第3期Power ManagementVCO
A 230-GHz High-Power and Wideband Coupled Standing Wave VCO in 65-nm CMOS
65nm CMOS工艺下实现230GHz高功率宽带耦合驻波VCO，最大输出功率3.4dBm。
219–238 GHz (8.35% tuning range), 3.4-dBm max output power, -105.8 dBc/Hz phase noise @10MHz, 195 mW @1.5V
JSSC 2020第3期Clocking & PLLsVCOCrystal Oscillator
A Low-Noise Frequency Synthesizer Using Multiphase Generation and Combining Tech
提出一种基于环形振荡器的低噪声频率合成器，通过多相生成和组合技术降低抖动积累引起的相位噪声。
65nm CMOS, 54MHz输入, 5GHz输出, 245fs rms抖动, 8.2mW总功耗
JSSC 2020第3期Clocking & PLLsVCO
A Wide-Range Variation-Resilient Physically Unclonable Function in 28 nm
提出一种28nm CMOS工艺下宽范围、抗环境变化的物理不可克隆函数(PUF)，通过延迟单元拓扑和在线校准系统显著提升稳定性。
28nm CMOS, 0.4-1.3V, -40至125°C, 最差误码率0.55%
JSSC 2020第5期Data ConvertersDelta-Sigma ADCVCO
An OTA-Less Second-Order VCO-Based CT --Delta-Sigma- Modulator Using an Inherent
提出一种无OTA的二阶VCO连续时间ΔΣ调制器，利用VCO固有特性实现高效噪声整形。
40nm CMOS, 590μW@330MHz, 68.7dB SNDR/6MHz, 22fJ/step FoM
JSSC 2020第6期Data ConvertersVCO
A 5-GS-s 72-ENOB Time-Interleaved VCO-Based ADC Achieving 305 fJ-cs
一款基于VCO的八通道时间交织ADC，在28nm CMOS工艺下实现5GS/s采样率和7.2位ENOB。
28nm CMOS, 5GS/s, 7.2 ENOB, 22.7mW
JSSC 2020第7期Clocking & PLLsVCO
A 195-GHz 28-nm Class-C CMOS VCO- With a Reasonably Rigorous Result on 1-f Noise
利用Class-C操作实现K波段CMOS VCO，有效抑制1/f噪声上变频，相位噪声低至-112 dBc/Hz。
28nm CMOS, 19.5 GHz, -112 dBc/Hz at 1-MHz offset, 20.7 mW
JSSC 2020第8期Clocking & PLLsVCO
Clockless Continuous-Time Analog Correlator Using Time-Encoded Signal Processing
提出了一种基于时间编码信号处理的无时钟连续时间模拟相关器电路。
37 nW, 0.54 V
JSSC 2020第9期Clocking & PLLsVCO
A 161-bit Resolution 0064-mm² Compact Highly Digital Closed-Loop Single-VCO-Base
一种新型直接电阻传感器数字读出电路，采用单VCO和数字反馈环路，实现16.1位分辨率，面积仅0.064 mm²。
16.1位分辨率，171 µW功耗，0.064 mm²面积，-40°C至125°C工作范围
JSSC 2020第9期Clocking & PLLsVCO
Analysis and Design of a 17-GHz All-npn Push-Pull Class-C VCO
提出一种仅使用npn晶体管的17GHz推挽式C类VCO，通过磁变压器实现正反馈，降低功耗。
17GHz, -116dBc/Hz@1MHz, 13.7mA@3.3V, 15%调谐范围
JSSC 2019第1期Power ManagementLDOVCO
A Fully Integrated Digital LDO With Built-In Adaptive Sampling and Active Voltag
提出一种基于65nm CMOS工艺的全集成数字低压差稳压器，采用拍频量化器和自适应采样技术实现快速响应与低功耗
65nm CMOS, 0.6-1.2V输入, 0.4-1.1V输出, 100mA负载, 99.5%峰值效率
JSSC 2019第1期Power ManagementVCO
A Supply Pushing Reduction Technique for LC Oscillators Based on Ripple Replicat
提出一种基于纹波复制的LC振荡器电源推挤抑制技术，降低电源波动对振荡器性能的影响。
4.9–5.6 GHz, 0.8–1.3 mW, <1 MHz/V supply pushing, <−49 dBc spur (50 mVpp ripple)
JSSC 2019第3期Clocking & PLLsVCO
A Noise Circulating Oscillator
提出一种噪声循环交叉耦合压控振荡器，显著降低相位噪声并提升性能指标。
2.35GHz, 1.2V, 2.15mA, 193.1dBc/Hz FoM@100kHz, 18.6%调谐范围
JSSC 2019第4期Data ConvertersSAR ADCVCO
A 0511-V Adaptive Bypassing SAR ADCUtilizing the Oscillation-Cycle Informationof
提出一种利用VCO比较器振荡周期信息实现自适应旁路的SAR ADC，提高能效。
40nm CMOS, 0.511V, 10MS/s, 9.71b ENOB, 2.4–6.85 fJ/conv.-step FoM
JSSC 2019第4期Clocking & PLLsVCO
An Ultra-Low-Jitter 228-GHz Ring-LC-HybridInjection-Locked Clock Multiplier With
提出一种超低抖动的228GHz环形-LC混合注入锁定时钟倍频器，采用双用途频率校准器优化性能。
65nm CMOS, 153fs RMS抖动, 7.4mW总功耗
JSSC 2019第5期RF & WirelessVCO
Analysis and Design of an Ultra-Low-Power Bluetooth Low-Energy Transmitter With
设计了一种基于全数字环形振荡器的超低功耗蓝牙低能耗发射器，适用于短距离物联网应用。
40nm CMOS, 486µW功耗, 0.0166mm²面积
JSSC 2019第7期Clocking & PLLsVCODLL
A 25575-GHz Ring-Based Injection-Locked Clock Multiplier With Background-Calibra
提出一种低抖动、低功耗的环形振荡器注入锁定时钟倍频器，采用背景校准和数字环路技术。
65nm CMOS, 0.09mm², 2.5-5.75GHz, 335fs rms, 5.3mW
JSSC 2019第9期Power ManagementVCO
Analysis and Correction of Noise Injection Due to Parallel-Output-Misalignment P
本文提出了一种并联输出失准校正电路，有效消除了环形时间数字转换器中的相位噪声。
40nm CMOS, 3或0.8 ps时间分辨率, 12 ns时间长度检测范围
JSSC 2019第10期Clocking & PLLsVCO
A 37545 GHz Superharmonic-Coupled QVCO With Tunable Phase Accuracy in 28 nm CMOS
提出一种新型毫米波超谐耦合QVCO，具有高相位精度和零电压余量。
40 GHz, -94.32 dBc/Hz @1MHz, 0.18°相位误差, 8.4 mW功耗, 18.4%调谐范围
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