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PLL

269 篇相关 JSSC 论文

JSSC 2025第1期Clocking & PLLsPLL
An Ultra Low Voltage Bias Current Free Fractional N Hybrid PLL With Voltage Mod
提出了一种超低压无偏置电流的分数N混合PLL，采用电压调制技术。
无
JSSC 2025第2期Clocking & PLLsPLL
A Digital PLL Based Quadrature Clock Generator for a Low Power and Jitter Filte
一种基于数字PLL的低功耗低抖动正交时钟发生器
无
JSSC 2025第3期Clocking & PLLsPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出一种采用前馈相位误差消除技术的16GHz数字锁相环，显著改善相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs抖动(1kHz-100MHz), -57.84dBc参考杂散
JSSC 2025第3期Clocking & PLLsPLL
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital P
本文提出了一种低抖动和低带外噪声的双核分数-N数字PLL，采用新技术优化功耗与噪声平衡。
28nm CMOS, 0.47mm²核心面积, 8.5-10.5GHz频率, 36mW功耗, 72fs抖动, -59.7dBc分数杂散, -140.7dBc/Hz带外噪声
JSSC 2025第4期Clocking & PLLsPLL
A 9 GHz Low In Band Noise Sub Sampling Chopper PLL With Charge Share Canceling
提出一种9 GHz低带内噪声的子采样斩波锁相环，采用电荷共享消除技术。
9 GHz, 低带内噪声, 电荷共享消除
JSSC 2025第4期Clocking & PLLsPLL
A Ping Pong Charge Sharing Locking PLL With Implicit Reference Doubling and Sim
一种采用乒乓电荷共享锁定技术的PLL，具有隐式参考频率倍增和简化设计特点。
无
JSSC 2025第6期Clocking & PLLsPLL
A Low Jitter Fractional N Digital PLL Adopting a Reverse Concavity Variable Slo
一种采用反向凹度可变斜率技术的低抖动分数N数字锁相环
无
JSSC 2025第7期Data ConvertersSAR ADCPLL
A Digital Sampling PLL With a Second Order Noise Shaping SAR ADC Phase Detector
一种采用二阶噪声整形SAR ADC相位检测器的数字采样PLL
无
JSSC 2025第7期Clocking & PLLsPLL
A Low Noise Fractional N Digital PLL Using a Resistor Based Inverse Constant Sl
一篇关于低噪声分数N数字PLL的IEEE JSSC论文
无
JSSC 2025第8期RF & WirelessPLL
A Harmonic Mixer Based Fractional N PLL Employing Voltage Domain Feed Forward N
基于谐波混频器的分数N锁相环采用电压域前馈技术
无
JSSC 2025第9期Clocking & PLLsPLL
Design Considerations of High Frequency Reference Fractional N PLL Architecture
高频参考分数N分频锁相环架构的设计考虑
无
JSSC 2025第10期RF & WirelessPLLRadar
A CMOS 4963-GHz Phase-Locked Stepped-Chirp FMCW Radar Transceiver Xuyang Liu Gr
一款采用22nm FD-SOI工艺的49-63 GHz双PLL锁相步进啁啾FMCW雷达收发器
EIRP 9dBm, PN -101.09dBc/Hz@1MHz, RX NF 10dB, 测距5m, 分辨率1.4cm
JSSC 2025第11期RF & WirelessPLLRadar
A CMOS 4963-GHz Phase-Locked Stepped-Chirp FMCW Radar Transceiver Xuyang Liu Gr
一款采用22nm FD-SOI工艺的49-63 GHz双PLL锁相步进调频连续波雷达收发器
EIRP 9dBm, PN -101.09dBc/Hz@1MHz, RX NF 10dB, 测距5m, 分辨率1.4cm
JSSC 2025第12期Clocking & PLLsPLLCrystal Oscillator
A 46-GHz 545-fs rms PLL-XO Co-Design Featuring a Pulse-Injection XO Driver Can L
一种46GHz低抖动PLL-XO协同设计，采用脉冲注入XO驱动技术
4.6GHz, 545fs rms抖动, 7.24mW功耗
JSSC 2025第12期Clocking & PLLsPLL
A Fractional-N Cascaded PLL With MMD-Based Quantization-Error Cancellation Haomi
提出一种基于MMD量化误差消除的级联分数-N锁相环，有效抑制量化噪声和带内分数杂散。
65nm CMOS, 82 MHz参考频率, 96 fs RMS抖动, -70.6 dBc带内分数杂散, 21.2 mW功耗, FoM -247.1 dB
JSSC 2025第12期Data ConvertersDelta-Sigma ADCPLL
A Low-Jitter Fractional- N Digital PLL Using a Quantization-Error-Compensating B
提出一种采用量化误差补偿技术的低抖动分数-N数字锁相环
40nm CMOS, 14.4mW, 64fs rms抖动, -62.8dBc杂散
JSSC 2025第12期Clocking & PLLsPLL
A Low-Noise Digital PLL With an Adaptive Common-Mode Resonance Tuning Technique
提出一种采用自适应共模谐振调谐技术的低噪声数字PLL，优化相位噪声性能。
45.9 fs抖动，-257 dB功率-抖动优值，-146.6 dBc/Hz @10MHz偏移，4.75GHz载波
JSSC 2024第1期Clocking & PLLsPLLVCO
Analysis and Design of Coupled PLL-Based CMOS Quadrature VCOs Agata Iesurum Gra
提出一种基于耦合锁相环技术的CMOS正交压控振荡器新架构，优化相位噪声和正交误差。
28nm CMOS, 24-29.2GHz, -134dBc/Hz@10MHz, 0.9°正交误差, 60mW, -184dBc/Hz FoM
JSSC 2024第2期Power ManagementPLL
A 128150-GHz Low-Jitter Fractional- N Subsampling PLL Using a V oltage-Domain Qu
提出一种低抖动、低分数杂散的分数-N子采样锁相环，采用DAC后消除量化误差技术
65nm CMOS, 7.3mW, 104fs rms抖动, -58dBc分数杂散
JSSC 2024第3期Power ManagementCharge PumpPLL
A Sub-50-fsrms Jitter Fractional- N CPPLL Based on a Dual-DTC-Assisted Time-Ampl
提出了一种基于双DTC辅助时间放大PFD的24-28GHz亚50fs抖动分数N CPPLL。
37.1 fs rms jitter (integer-N), 45.6 fs rms jitter (fractional-N)
JSSC 2024第5期Clocking & PLLsPLL
A Fast Back-to-Lock DPLL-Based 192210-GHz Chirp Generator With 59-dBm Peak Outpu
一款基于DPLL的192-210GHz快速回锁啁啾信号发生器，具有59dBm峰值输出
192-210GHz, +5.9/+19.2dBm EIRP, 3.0% dc-to-THz效率
JSSC 2024第6期Clocking & PLLsPLL
A 16-GHz Background-Calibrated Duty-Cycled FMCW Charge-Pump PLL Pratap Tumkur Re
提出一种16GHz电荷泵锁相环，用于高效FMCW雷达信号生成。
16GHz, 29.3MHz/µs chirp slope, 41kHz rms-frequency error, 16.5mW
JSSC 2024第7期RF & WirelessPLL
A Fractional-N Ring PLL Using Harmonic-Mixer-Based Dual Feedback and Split-Feedb
提出一种基于谐波混频器双反馈和分频反馈的分数N环PLL，实现低相位噪声和抖动。
65-nm CMOS, −229.4-dB jitter-power FoM, −49-dBc worst-case fractional spurs, 40-MHz reference
JSSC 2024第7期Clocking & PLLsPLL
A Multireference PLL Theory and Implementation Hongzhuo Liu Graduate Student Me
提出多参考时钟PLL架构，降低参考相位噪声，实现16.1 fs抖动。
65nm CMOS, 16.1 fs抖动
JSSC 2024第7期Clocking & PLLsPLL
Guest Editorial IEEE 2023 European Solid-State Circuits Conference W ELCOME to t
IEEE JSSC期刊介绍2023年欧洲固态电路会议精选论文，涵盖PLL、电压模式驱动器、声学传感、3D EIT成像系统和节能技术等创新研究。
40-Gb/s NRZ, 50-Gb/s PAM4, 1.4 dBm, 0.82 pJ/b
JSSC 2024第8期Power ManagementPLL
A Fractional- N Sampling PLL With a Merged Constant-Slope DTC and Sampling PD Ga
提出一种3.3-4.5 GHz分数-N采样锁相环，结合恒定斜率DTC和采样PD，降低噪声和非线性。
203 fs rms抖动, 2.4 mW功耗, FoM -250 dB
JSSC 2024第9期Clocking & PLLsPLLClock Generation
A Radiation-Hardened 1522-GHz Frequency Synthesizer in 22-nm FinFET David Dolt
22nm FinFET工艺下抗辐射15-22GHz频率合成器设计
22nm FinFET, -240.89dB FoM@15GHz, -64dBc杂散
JSSC 2024第10期Clocking & PLLsPLL
A Jitter Programmable Digital Bang-Bang PLL Using PVT-Invariant Stochastic Jitte
提出一种可编程抖动的数字Bang-Bang锁相环，通过随机抖动监测和自动带宽控制实现目标抖动调节。
2.88 GHz, 0.26 ps rms jitter, -225 dB FoM
JSSC 2024第12期Clocking & PLLsPLL
A 10-GHz Digital-PLL-Based Chirp Generator With Parabolic Non-Uniform Digital Pr
基于数字PLL的10GHz啁啾信号发生器，采用新型数字预失真算法优化DCO非线性调谐曲线。
28nm CMOS, 21mW功耗, 680MHz/µs斜率, 680MHz带宽, 150kHz RMS频率误差, -116.5dBc/Hz@1MHz相位噪声
JSSC 2024第12期Clocking & PLLsPLL
A 232-to-26-GHz Low-Jitter Fast-Locking Sub-Sampling PLL Based on a Function-Reu
一种基于功能复用VCO缓冲器的低抖动快速锁定亚采样锁相环，适用于毫米波频率合成。
28nm CMOS, 0.065mm², 26GHz, 48.3fs rms jitter, 19.1mW, -66dBc ref. spur, 55 ref. cycles locking time
JSSC 2024第12期Clocking & PLLsPLLVCO
A Low-Jitter and Compact-Area Fractional-N Digital PLL With Fast Multi-Variable
一种低抖动、小面积且支持快速多变量校准的分数N数字锁相环。
88fs抖动，0.12mm²面积，15.7mW功耗
JSSC 2024第12期RF & WirelessPLL
A Tri-Band Dual-Concurrent Wi-Fi 80211be Transceiver Achieving 46 dB TXRX EVM Fl
一款采用14nm FinFET工艺的高线性度Wi-Fi 7三频双并发收发器，实现了-46.1dB的TX EVM性能。
14nm FinFET, -46.1dB TX EVM@7.1GHz, -55.2dBc IPN(双核VCO), 支持4K-QAM 320MHz
JSSC 2023第1期Clocking & PLLsPLL
A 56-GHz Fractional- N PLL With 110-fs Jitter Yu Z h a o Member IEEE Onur Memi
一种采用28nm CMOS工艺的56GHz分数N锁相环，具有110fs抖动和低相位噪声。
56GHz, 110fs抖动, -98dBc/Hz@1MHz, 23mW功耗, 0.1mm²面积
JSSC 2023第2期RF & WirelessPLL
A D-Band Joint Radar-Communication CMOS Transceiver Wei Deng Senior Member IEE
一款采用28nm CMOS技术的D波段雷达-通信联合收发器，具有双功能模式复用器、高输出功率PA和高增益混频器。
28nm CMOS, 46GHz带宽, 13dBm输出功率, 8.3dBm OP1dB, -111.3dBc/Hz相位噪声
JSSC 2023第3期Clocking & PLLsPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出了一种采用前馈相位误差消除技术的16GHz数字锁相环，提升了相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs rms jitter, -57.84dBc reference spur
JSSC 2023第3期Clocking & PLLsPLL
A 72-fs-Total-Integrated-Jitter Two-Core Fractional-N Digital PLL With Digital P
提出一种低抖动、低带外噪声的双核分数-N数字PLL，采用新技术优化功耗与噪声。
28nm CMOS, 0.47mm², 8.5-10.5GHz, 36mW, 72fs抖动, -59.7dBc杂散
JSSC 2023第5期Clocking & PLLsPLL
A Cryo-CMOS PLL for Quantum Computing Applications
本文提出了一种用于量子计算控制的4.2K低温CMOS PLL。
40nm CMOS, 4.2K, 10GHz, 37fs rms jitter, -69dBc参考杂散, 2.7mW功耗
JSSC 2023第5期RF & WirelessPLL
PLL Fractional Spurs Impact on FSK Spectrum and a Synthesizable ADPLL for a Blue
本文提出了一种用于蓝牙低能耗发射器的全数字锁相环设计，通过新型时间数字转换器和校准方案降低分数杂散。
频率范围1.8–2.7 GHz，功耗3.91 mW@2.4006 GHz，FoM -220.7 dB
JSSC 2023第6期Clocking & PLLsPLL
A 20-GHz PLL With 209-fs Random Jitter Yu Z h a o Member IEEE Mahdi Forghani
一款20GHz整数N分频PLL，采用双沿采样相位检测器和新型反馈分频器重定时方法，实现209fs随机抖动。
28nm CMOS, 20.9fs rms抖动(10kHz-40MHz), -66dBc杂散, 12mW功耗
JSSC 2023第6期Clocking & PLLsPLLNeural Network Accelerator
A Low-Spur Fractional-N PLL Based on a Time-Mode Arithmetic Unit Zhong Gao Grad
介绍了一种基于时间模式算术单元的低抖动、低杂散分数N锁相环。
182-fs rms jitter, 3.5-mW power consumption, worst fractional spur below −59 dBc
JSSC 2023第8期RF & WirelessPLL
A 300-GHz 52-mW CMOS Receiver With On-Chip LO Generation Onur Memioglu
一款采用异质结架构的300GHz CMOS接收器，集成三个PLL以缓解相位失配问题。
28nm CMOS, 噪声系数16-20dB, 增益17-21dB, 1dB压缩点-17.3dBm, 270GHz PLL相位噪声-105dBc/Hz@10MHz
JSSC 2023第9期Data ConvertersPLL
A Calibration-Free Fractional- N Analog PLL With Negligible DSM Quantization Noi
提出一种无需校准的分数N模拟PLL，通过过采样DSM显著降低量化噪声。
4.884 GHz, 154-fs rms jitter, FOM 255.8 dB
JSSC 2023第9期Power ManagementPLLClock Generation
A Novel LO Phase-Shifting System Based on Digital Bang-Bang PLLs With Background
一种基于数字Bang-Bang PLL的新型LO移相系统，具有高精度和低功耗特性。
28nm CMOS, 20mW功耗, 0.7毫度分辨率, 0.76° rms相位精度
JSSC 2023第12期RF & WirelessPLLLNA
A 128-Gbs D-Band Receiver With Integrated PLL and ADC Achieving 195-pJb Efficien
一款集成PLL和ADC的D波段接收器，实现128Gb/s数据速率和1.95pJ/b能效。
22nm FinFET CMOS, 128Gb/s, 16-QAM, -15.2dB EVM, 246mW, 1.95pJ/b
JSSC 2023第12期Power ManagementPLL
A Low-Spur and Low-Jitter Fractional- N Digital PLL Based on an Inverse-Constant
提出一种基于逆常数斜率DTC的低杂散低抖动分数N数字PLL。
28nm CMOS, 0.33 mm2, 17.2 mW, -70 dBc, 77 fs
JSSC 2022第2期Clocking & PLLsPLL
A 125-GHz Fractional-N Type-I Sampling PLL Achieving 58-fs Integrated Jitter Mar
提出了一种125GHz分数-N型I采样PLL，采用数字相位误差校正技术，实现低抖动和高性能频率合成。
28nm CMOS, 18mW, 58.2fs rms jitter, -73.5dBc参考杂散
JSSC 2022第2期Clocking & PLLsPLLDRAM
A Low-Jitter and Low-Spur Charge-Sampling PLL
提出一种低抖动和低杂散的电荷采样锁相环，采用新型电荷域子采样相位检测器。
40nm CMOS, 5mW, 11.2GHz, -77.3dBc, 48.6fs
JSSC 2022第2期Clocking & PLLsPLL
A Wide-Lock-In-Range and Low-Jitter 12145 GHz SSPLL Using a Low-Power Frequency-
一种采用频率扰动检测/校正环路的宽锁定范围低抖动12-14.5 GHz SSPLL
65nm CMOS, 50MHz fREF, 160MHz锁定范围, <800ns频率重捕获时间, 83fs rms抖动, 7.7mW总功耗
JSSC 2022第3期RF & WirelessPLL
A 03-to-1-GHz IoT Transmitter Employing Pseudo-Randomized Phase Switching Modula
一种采用伪随机相位切换调制和Class-G谐波抑制功率放大器的宽带物联网发射机
55nm CMOS, 0.9V, 0.3-to-1-GHz, 2.7±0.2 dBm输出功率, 52%±3% PA效率
JSSC 2022第4期Clocking & PLLsPLLNeural Network Accelerator
A Self-Adapted Two-Point Modulation Type-II Digital PLL for Fast Chirp Rate and
提出一种自适应增益失配的两点调制II型数字PLL，实现快速线性调频且无稳态频率误差。
28nm CMOS, 1V电源, 23mW功耗, 0.31mm²面积, 12.5GHz频率, 2.27GHz带宽, 18.2μs周期
JSSC 2022第5期Power ManagementCharge PumpPLL
A Sub-100 Fs RMS jitter 20 GHz Fractional- N Analog PLL With a BAW Resonator Bas
一款基于BAW谐振器的20GHz分数-N模拟PLL，具有亚100飞秒抖动性能。
20GHz, 65/92fs抖动, 188dBc/Hz FOM
JSSC 2022第6期Clocking & PLLsPLL
A 129-to-151-GHz Digital PLL Based on a Bang-Bang Phase Detector With Adaptively
基于自适应算法的Bang-Bang相位检测器，实现129至151 GHz数字PLL，优化噪声整形。
28nm CMOS, 0.21 mm²核心面积, 69.5 fs rms抖动, 10.8 mW功耗
JSSC 2022第6期RF & WirelessPLLPAM-4
A Fractional-N Digital LC-PLL Using Coupled Frequency Doubler With Frequency-Tra
提出一种采用耦合倍频器的低相位噪声数字LC-PLL，用于224Gb/s PAM-4发射机时钟
23.9-29.4GHz, 65fs随机抖动, 17.1mW功耗, 0.8/1.0V供电
JSSC 2022第6期Power ManagementPLL
A Fractional- N Digitally Intensive PLL Achieving 428-fs Jitter and 54-dBc Spur
一款抗电源纹波的分数N数字密集型PLL，实现428fs抖动和-54dBc杂散。
4.5-5.1GHz, 428fs rms抖动, <-54dBc最大杂散, 3.25mW功耗
JSSC 2022第6期Clocking & PLLsPLLVCO
A Low-Jitter 8-GHz RO-Based ADPLL With PVT-Robust Replica-Based Analog Closed Lo
一种基于环形振荡器的低抖动8GHz ADPLL，采用PVT鲁棒的模拟闭环设计
8GHz下289fs RMS抖动，1.1V供电，9.48mW功耗，0.055mm²面积
JSSC 2022第6期RF & WirelessPLL
An Injection-Locked Ring-Oscillator-Based Fractional-N Digital PLL Supporting BL
提出一种基于注入锁定环形振荡器的分数N数字锁相环，支持蓝牙低能耗频率调制。
40nm CMOS, 0.09mm², 2.76mW, -44dBc分数杂散
JSSC 2022第6期RF & WirelessPLL
Low-Loss Heterogeneous Integrations With High Output Power Radar Applications at
该研究提出了一种94GHz高性能紧凑型频率调制连续波雷达传感器设计，采用异构集成技术实现高输出功率和低损耗。
22dBm输出功率，10.2dB噪声系数，55dB动态范围，11.7cm距离分辨率
JSSC 2022第9期Data ConvertersDACPLL
A 969-dB-Resolution 109- μW Second-Order Robust Closed-Loop VCO-Based Sensor Int
一种高分辨率、低功耗的VCO传感器前端，采用二阶噪声整形和闭环结构。
180nm CMOS, 109µW, 96.9dB分辨率, 0.5ms转换时间
JSSC 2022第9期Clocking & PLLsPLL
A Low-Jitter and Low-Fractional-Spur Ring-DCO-Based Fractional- N Digital PLL Us
提出一种基于环形振荡器的低抖动低杂散分数-N数字锁相环，采用概率密度整形调制器和非线性抵消技术。
5.3GHz下抖动<365fs，杂散<-63dBc，功耗9.27mW
JSSC 2022第9期Clocking & PLLsPLL
An Ultra-Low Jitter Low-Power 102-GHz PLL Using a Power-Gating Injection-Locked
提出一种基于功率门控注入锁定频率倍增器的超低抖动、低功耗102GHz锁相环。
65nm CMOS, 22.5mW, 0.16mm², 82fs RMS抖动(1kHz-300MHz), FoM JIT -248.2dB
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