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46 篇相关 JSSC 论文

JSSC 2024第1期Power ManagementDLLEqualizer
Fractional-N Digital MDLL With Injection-Error Scrambling and Calibration Qiaoch
提出一种采用DTC控制注入时序的分数N数字MDLL，通过注入误差扰乱和校准技术降低杂散。
800-fs rms抖动, -67dBc分数杂散, -58dBc参考杂散
JSSC 2024第2期Clocking & PLLsDLL
An Ultrasonic Driver Array in Metal-Oxide Thin-Film Technology Using a Hybrid TF
本文提出了一种基于IGZO薄膜晶体管技术的24V高压超声波驱动器，用于触觉反馈，采用新型混合硅/IGZO DLL架构。
36 pF, 3.54 bit相位分辨率, 250 kHz, 800 × 800 µm
JSSC 2023第4期Clocking & PLLsDLLNeural Network Accelerator
A V ery High Linearity Twin Phase Interpolator With a Low-Noise and Wideband Del
提出一种高线性度双相位插值器，结合低噪声宽带延迟锁相环，实现3.5-11GHz频段内的高精度时钟生成。
1.2V 65nm CMOS, 7GHz, 7.8mW, 48.1fs rms jitter, -257.4dB FoM
JSSC 2022第1期Power ManagementDLL
A Fractional- N Digital MDLL With Background Two-Point DTC Calibration Qiaochu Z
提出了一种带有背景两点DTC校准的分数-N数字MDLL，实现低抖动和低杂散。
65nm CMOS, -60dBc分数杂散, 1.67ps rms抖动
JSSC 2022第6期Clocking & PLLsDLL
A 112191 mWGHz 246492 GHz Cascaded Clock Multiplier in 65 nm CMOS R Gautam Stud
提出一种低功耗低抖动的两阶段时钟乘法器，采用65nm CMOS工艺实现2.46-4.92GHz频率输出。
65nm CMOS, 2.5mW@307.2MHz, 3mW@4.92GHz, 761fs rms抖动, 825fs rms总抖动
JSSC 2022第10期Power ManagementPLLDLL
A Fractional-N Synthesizable PLL Using DTC-Based Multistage Injection With Dithe
提出一种基于标准单元的可合成分数N锁相环，采用DTC多级注入技术，降低抖动和功耗。
1.0095-GHz输出频率, 24-MHz参考频率, 2.55 ps RMS抖动, 3.36 mW功耗
JSSC 2021第1期Clocking & PLLsVCODLL
A Self-Calibrated 2-bit Time-Period Comparator-Based Synthesized Fractional- N M
采用22nm FinFET工艺的自校准2位时间周期比较器合成分数N MDLL，实现低功耗和低杂散。
22nm FFL FinFET, 1.2-3.8 GHz, 2.74 ps RMS抖动, -47 dBc杂散, 3.19 mW功耗, FOM -226.3 dB
JSSC 2021第6期Clocking & PLLsDLL
20 A 134-GHz Quadrature-Phase Digital DLL Using Sequential Delay Control and Rec
采用28nm CMOS工艺设计的1.3–4GHz数字延迟锁定环，通过顺序延迟控制和可重构延迟线降低抖动和锁定时间。
28nm CMOS, 1.3–4GHz, 6.5mW, 12.5ps峰峰值抖动
JSSC 2020第1期Clocking & PLLsDLLDRAM
A 11-V 10-nm Class 64-Gb-s-Pin 16-Gb DDR5 SDRAM With a Phase Rotator-ILO DLL- Hi
10nm级CMOS工艺下1.1V 6.4Gb/s/pin 16Gb DDR5 SDRAM，性能与功耗优于DDR4。
1.1V, 6.4Gb/s/pin, 16Gb
JSSC 2019第1期Clocking & PLLsDLL
A 00056-mm2 249-dB-FoM All-Digital MDLL Using a Block-Sharing Offset-Free Freque
一种采用块共享无偏移频率跟踪环路的超紧凑全数字MDLL，具有低功耗和高性能。
28nm CMOS, 0.8V, 1.55-3.35GHz, 292fs rms jitter, 1.45mW, FoM -249dB
JSSC 2019第7期Clocking & PLLsVCODLL
A 25575-GHz Ring-Based Injection-Locked Clock Multiplier With Background-Calibra
提出一种低抖动、低功耗的环形振荡器注入锁定时钟倍频器，采用背景校准和数字环路技术。
65nm CMOS, 0.09mm², 2.5-5.75GHz, 335fs rms, 5.3mW
JSSC 2019第9期RF & WirelessDLL
A Reconfigurable Cross-Connected Wireless- Power Transceiver for Bidirectional De
提出一种可重构交叉连接无线功率收发器，用于高效双向设备间充电。
峰值效率77.2%(0.7W), 最大功率2.74W(62.7%), 最远距离24mm
JSSC 2019第11期Power ManagementPLLDLL
A 16-to-30-GHz Fractional- N MDLL With a Digital-to-Time Converter Range-Reducti
提出一种采用DTC范围缩减技术的16至30GHz分数N MDLL，优化了抖动与功耗的平衡。
65nm CMOS, 1.6-to-3.0GHz, 397fs rms jitter, 2.5mW, -244dB FoM
JSSC 2016第2期Clocking & PLLsDLL
A 67 MHz to 124 GHz 00318 mm2 Fast Locking All Digital DLL Using Phase Tracing
一篇关于快速锁定全数字DLL的IEEE JSSC论文，频率范围67 MHz至124 GHz
67 MHz to 124 GHz, 00318 mm2
JSSC 2015第5期Clocking & PLLsDLL
Digitally Controlled Leakage-Based Oscillator and Fast Relocking MDLL for Ultra
提出一种基于漏电流的数字控制振荡器和快速重锁MDLL，用于超低功耗传感器平台。
65nm CMOS, 423nW@3.2MHz, FoM=0.132nW/MHz
JSSC 2015第11期RF & WirelessDLLClock Generation
A 17 GHz Fractional-N Frequency Synthesizer Based on a Multiplying Delay-Locked
首款基于乘法延迟锁定环的分数-N频率合成器，实现低相位噪声和抖动。
65nm CMOS, 1.6-1.9GHz, 190Hz分辨率, 3mW功耗, 1.4ps RMS抖动
JSSC 2015第11期Clocking & PLLsDLL
A Wide-Range Low-Power All-Digital Delay-Locked Loop With Cyclic Half-Delay-Line
一款采用65nm CMOS技术的宽范围低功耗全数字延迟锁定环，具有循环半延迟线架构。
3 MHz至1.8 GHz, 94μW至9.5mW, 0.0153mm²面积
JSSC 2014第4期Clocking & PLLsDLL
A Fast-Lock Jitter Filtering All-Digital DLL Based Burst-Mode Memory Interface M
一款基于快速锁定抖动滤波全数字DLL的突发模式内存接口，提升能效30%并实现零空闲功耗。
800 Mb/s至3.2 Gb/s, 24 mW锁定功耗, 6 mW@1.6 GHz工作功耗, <33 mUI残余时序误差
JSSC 2014第10期RF & WirelessVCODLL
An 8 Gbs64 Mbs 2342 mWGbs Burst-Mode Transmitter in 90 nm CMOS Mrunmay Talegaonk
90纳米CMOS工艺下实现6ns快速启动的突发模式发射器，能效达2.29mW/Gb/s。
90nm CMOS, 8Gb/s峰值数据率, 2.29mW/Gb/s能效
JSSC 2013第6期Clocking & PLLsPLLDLL
Clock Multiplication Techniques Using Digital Multiplying Delay-Locked Loops Amr
提出一种抗电源噪声的低抖动数字倍频延迟锁定环架构
1.5GHz输出频率下400fs RMS抖动，890μW功耗
JSSC 2012第6期Clocking & PLLsDLL
A 10-ns10-V Delay-Locked Loop With Racing Mode and Countered CAS Latency Control
提出一种具有竞速模式和计数器CAS延迟控制的10ns10V延迟锁定环(DLL)，实现低功耗、低抖动和快速锁定。
1.5ns tCK下512周期内将10%占空比误差校正至2%以内，1.2V下工作频率超过1.0GHz
JSSC 2011第2期Clocking & PLLsDLL
A 110 MHz to 14 GHz Locking 40-Phase All-Digital DLL Y oung-Sang Kim Seon-Kyoo L
设计了一种全数字DLL，能在110 MHz至1.4 GHz范围内生成低抖动的40相位时钟。
0.13μm CMOS, 1.2V, 74.4mW, DNL<0.3LSB, INL<0.8LSB, 抖动<0.825%周期
JSSC 2010第11期Clocking & PLLsDLLNeural Network Accelerator
50250 MHz 16DLL for Clock Synchronization San-Jeow Cheng Lin Qiu Yuanjin Zheng
提出一种用于时钟同步的50250 MHz 16DLL，简化架构并提升抖动性能。
0.35μm CMOS, 3V, 50-250MHz, 15ps延迟分辨率, 2.1ps rms抖动
JSSC 2009第4期RF & WirelessPLLDLL
All-Digital Outphasing Modulator for a Software-Defined Transmitter
提出了一种用于软件定义无线电发射机的全数字外差调制器
90 nm CMOS, 3 mm², 30 mA (半模拟模块), 25 mA (数字处理器), 70 mA (相位数字转换器)
JSSC 2009第5期Clocking & PLLsDLLDRAM
A DLL With Jitter Reduction Techniques and Quadrature Phase Generation for DRAM
一种采用抖动抑制技术的DLL，用于DRAM，在噪声环境下降低输出抖动。
1 GHz输出时钟，4.58 ps RMS抖动，29 ps峰峰值抖动
JSSC 2009第7期Clocking & PLLsDLL
A Low-Power Digital DLL-Based Clock Generator in Open-Loop Mode Behzad Mesgarzad
提出一种低功耗数字DLL时钟发生器，采用开环模式减少抖动和功耗。
90nm CMOS, 14%功耗降低
JSSC 2009第9期Power ManagementTDCDLL
A 7 ps Jitter 0053 mm 50Fast Lock All-Digital DLL With a Wide Range and High Res
本文提出了一种宽范围高分辨率的全数字延迟锁定环，具有低抖动和快速锁定时间。
0.18μm CMOS, 440 MHz to 1.5 GHz, 7 ps jitter, 43 mW, 0.053 mm²
JSSC 2009第9期Clocking & PLLsDLLClock Generation
An 8-GHz to 10-GHz Distributed DLL for Multiphase Clock Generation Keng-Jan Hsia
提出一种用于多相时钟生成的低抖动、高相位精度的分布式DLL，工作频率8-10GHz。
90nm CMOS, 1.0V, 15mA, 293.3fs RMS抖动, 1.4ps最大相位失配
JSSC 2009第11期Power ManagementDLL
A Delay-Locked Loop Synchronization Scheme for High-Frequency Multiphase Hystere
基于延迟锁定环的高频多相DC-DC降压转换器同步方案
25-70MHz工作频率，83%@2W/80%@3.3W效率，17.5%-80%输出转换范围
JSSC 2008第2期Wireline I/ODLL
A 20 Gbs 14 DEMUX Without Inductors and Low-Power Divide-by-2 Circuit in 013 22m
提出一种无电感20Gb/s 1:4解复用器及低功耗二分频电路设计。
20Gb/s, 1:4 DEMUX, 71.3%水平眼图张开度, 52%垂直眼图张开度, 210mW@1.2V
JSSC 2008第3期Clocking & PLLsDLLDRAM
A Wide-Range Mixed-Mode DLL for a Combination 512 Mb 20 Gbspin GDDR3 and 25 Gbsp
本文提出了一种用于512 Mb图形SDRAM的混合模式延迟锁定环（MDLL），通过时钟分频和模拟相位生成扩展了锁频范围。
1.5 V 95 nm CMOS, 1 GHz时钟, RMS抖动4.6 ps, 峰峰值抖动38 ps, 功耗107 mW
JSSC 2008第4期Power ManagementTDCDLL
A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Ti
提出一种基于数字MDLL的时钟倍频器，采用新型TDC和双采样技术实现亚皮秒级抖动性能。
928 fs rms抖动, 50MHz至1.6GHz倍频, 5.1mW功耗
JSSC 2008第6期Power ManagementDLLClock Generation
The Design and Analysis of a Fully Integrated Multiplying DLL With Adaptive Curr
设计并分析了一种全集成自适应电流调整的乘法DLL，用于生成低抖动时钟。
0.18μm CMOS, 1.8V, 9mW, 229.5MHz, 3.5ps rms jitter
JSSC 2008第11期Power ManagementTDCDLL
A Single-Photon Avalanche Diode Array for Fluorescence Lifetime Imaging Microsco
设计了一种用于荧光寿命成像的全集成单光子雪崩二极管阵列，具有高时间分辨率。
350 ps时间分辨率
JSSC 2008第11期Clocking & PLLsDLLNeural Network Accelerator
An Infinite Phase Shift Delay-Locked Loop With V oltage-Controlled Sawtooth Delay
提出一种具有无限相位偏移和数字控制占空比的宽范围延迟锁定环（DLL）。
0.18μm CMOS, 1.5V, 50-500MHz, 6mW
JSSC 2007第2期Clocking & PLLsSAR ADCDLL
A 40550 MHz Harmonic-Free All-Digital Delay-Locked Loop Using a Variable SAR Alg
提出一种宽范围全数字延迟锁定环，解决谐波锁定问题并实现低抖动和低功耗。
550 MHz, 1.5 ps RMS抖动, 12 ps峰峰值抖动, 12.6 mW功耗
JSSC 2007第8期Clocking & PLLsDLL
A DLL-Based Programmable Clock Multiplier in 018-22m CMOS With 70 dBc Reference
基于DLL的可编程时钟倍频器，采用0.18μm CMOS工艺，实现低抖动和低参考杂散。
150–400 MHz, 16 mW, 1–5 ps RMS jitter, 70 dBc reference spur level
JSSC 2007第11期Clocking & PLLsDLL
A 25 GHz All-Digital Delay-Locked Loop in 013 22m CMOS Technology
一款0.13μm CMOS工艺下的2.5GHz全数字延迟锁定环，具有低抖动和快速锁定特性。
2.5 GHz, 30 mW, 0.03 mm², 14 ps peak-to-peak jitter
JSSC 2006第1期Clocking & PLLsDLL
Chip-Package Hybrid Clock Distribution Network and DLL for Low Jitter Clock Deli
提出一种芯片-封装混合时钟分配网络和DLL，实现极低抖动时钟传输。
500MHz下78ps峰峰值抖动（传统方案172ps），300mV电压降下80ps长期抖动（传统方案380ps）
JSSC 2006第3期Clocking & PLLsCDRDLL
Analysis and Equalization of Data-Dependent Jitter
分析和均衡数据依赖性抖动以提高宽带通信系统的性能
10 Gb/s, 30 to 52 ps
JSSC 2006第5期Clocking & PLLsDLL
A 072-GHz Self-Calibrated Multiphase Delay-Locked Loop
一种0.7-2GHz自校准多相延迟锁定环，采用数字校准电路减少时钟相位误差。
0.7-2GHz锁频范围，2GHz下峰峰值抖动18.9ps，均方根抖动2.5ps
JSSC 2006第5期Clocking & PLLsPLLCDR
Fast Acquisition Clock and Data Recovery Circuit With Low Jitter
提出一种结合快速捕获和低抖动的半速率时钟数据恢复电路
0.5μm CMOS, 700 Mb/s, 7%捕获范围, 8比特初始捕获时间, 16 ps抖动
JSSC 2006第6期Clocking & PLLsDLL
All-Digital Delay-Locked LoopPulsewidth-Control Loop With Adjustable Duty Cycles
提出全数字延迟锁定环和脉宽控制环，支持可调占空比，无需输入时钟50%占空比。
DLL: 140-260MHz, 25%/50%/75%占空比; PWCL: 400-600MHz, 30%-70%占空比(步进10%)
JSSC 2006第6期Clocking & PLLsDLLClock Generation
The Design and Analysis of a DLL-Based Frequency Synthesizer for UWB Application
设计了一种基于DLL的超宽带频率合成器，具有快速锁定和低相位噪声特性。
0.18μm CMOS, 1.8V, 54mW, 9.5ns锁定时间, -120dBc/Hz@1MHz相位噪声
JSSC 2006第9期Clocking & PLLsDLL
A 120-MHz18-GHz CMOS DLL-Based Clock Generator for Dynamic Frequency Scaling
一款基于DLL的动态频率调节时钟发生器，频率范围120 MHz至1.8 GHz，快速锁定。
0.35μm CMOS, 0.07 mm², 6.6 ps峰峰值抖动@1.3 GHz
JSSC 2006第11期RF & WirelessDLL
A Calibrated Pulse Generator for Impulse-Radio UWB Applications
提出一种用于脉冲无线电超宽带应用的100Mb/s脉冲位置调制发生器，采用混合模式校准电路确保脉冲位置和宽度的准确性。
100 Mb/s, 1 ns脉冲宽度, 脉冲位置误差<4%, 脉冲宽度误差<4%