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Clock Generation

87 篇相关 JSSC 论文

JSSC 2025第5期Clocking & PLLsClock Generation
A Low Jitter and Wide Frequency Range D Band Frequency Synthesizer With a Subsa
提出一种低抖动、宽频率范围的D波段频率合成器，采用子采样技术。
无
JSSC 2025第5期Clocking & PLLsClock Generation
Corrections to Design and Analysis of a Fractional Frequency Synthesizer With 9
对分数频率合成器设计与分析的修正
无
JSSC 2024第7期RF & WirelessClock Generation
A 25-GHz Dynamic Performance-Enhanced Nonlinear DAC-Based Direct-Digital Frequen
提出了一种基于DAC的直接数字频率合成器，通过固定权重解码器和三态解码方案提升性能。
最差无杂散动态范围（SFDR）57.35 dBc @2.5 GHz，功耗104 mW
JSSC 2024第9期Clocking & PLLsClock Generation
A 6 to 12-GHz Fractional- N Frequency Synthesizer With a Digital Technique to Co
一款6至12GHz分数N频率合成器，采用数字技术解决反馈分频器延迟问题。
65nm CMOS, 1V, 66mW, 280kHz带宽, 400-500fs抖动
JSSC 2024第9期Clocking & PLLsPLLClock Generation
A Radiation-Hardened 1522-GHz Frequency Synthesizer in 22-nm FinFET David Dolt
22nm FinFET工艺下抗辐射15-22GHz频率合成器设计
22nm FinFET, -240.89dB FoM@15GHz, -64dBc杂散
JSSC 2024第10期Clocking & PLLsClock Generation
Design and Analysis of a Fractional Frequency Synthesizer With 90-fs Jitter and
采用数字杂散消除技术的多输出分数频率合成器，实现90飞秒抖动和-103dBc杂散性能。
28nm CMOS, 0.9V, 2.6mW, 0.15mm², 0.5-2.5GHz, 90-fs抖动, -103dBc杂散
JSSC 2023第2期Clocking & PLLsClock Generation
New Associate Editor I
Jaehyouk Choi教授被任命为IEEE JSSC期刊的新副编辑，专注于模拟/混合信号集成电路研究。
无
JSSC 2023第4期RF & WirelessClock GenerationPhased Array
New Associate Editor I T
Bodhisatwa Sadhu博士成为IEEE JSSC期刊新副编辑，专注于RF和毫米波电路与系统研究。
无
JSSC 2023第9期Power ManagementPLLClock Generation
A Novel LO Phase-Shifting System Based on Digital Bang-Bang PLLs With Background
一种基于数字Bang-Bang PLL的新型LO移相系统，具有高精度和低功耗特性。
28nm CMOS, 20mW功耗, 0.7毫度分辨率, 0.76° rms相位精度
JSSC 2023第12期RF & WirelessClock GenerationTransceiver
A Fully Integrated IEEE 8021544z-Compliant UWB System-on-Chip RF Transceiver Sup
本文介绍了一种符合IEEE 802.15.4/4z标准的全集成超宽带SoC，具备精确定位和安全通信功能。
28nm CMOS, 6.81 Mbps BPRF, 接收灵敏度-96.1 dBm, 发射峰值功率14.25 dBm
JSSC 2022第2期Clocking & PLLsClock Generation
A Charge-Sharing Locking Technique With a General Phase Noise Theory of Injectio
提出一种基于电荷共享锁定技术的毫米波频率合成器，结合数字频率跟踪环路优化性能。
28nm CMOS, 21.75-26.25 GHz, 77-fs rms jitter, 16.5 mW
JSSC 2022第3期Data ConvertersDelta-Sigma ADCTDC
A 32-GHz 405 fs rms Jitter 2372d BF o MJIT Ring-Based Fractional-N Synthesizer A
提出了一种基于环形振荡器的低抖动数字分数-N频率合成器，采用频率倍增器和优化TDC等技术。
3.2-GHz输出时钟，96-MHz输入时钟，抖动306/405 fs，功耗11.7 mW
JSSC 2022第6期Clocking & PLLsVCOClock Generation
Multi-Phase Clock Generation for Phase Interpolation With a Multi- Phase Injecti
提出一种基于多相注入锁定环形振荡器的高精度低抖动多相时钟生成器。
1.2V 65nm CMOS, 7GHz, 15.6mW, 58.8fs rms jitter, -252.7dB FOM
JSSC 2022第8期RF & WirelessClock Generation
A Cryo-CMOS Wideband Quadrature Receiver With Frequency Synthesizer for Scalable
一款用于硅基自旋量子比特读取的低温CMOS宽带正交接收器，集成频率合成器。
平均增益65dB，最小噪声系数0.5dB，中频带宽0.1-1.5GHz，镜像抑制比23dB，功耗108mW（3.5K）
JSSC 2020第3期Clocking & PLLsVCOCrystal Oscillator
A Low-Noise Frequency Synthesizer Using Multiphase Generation and Combining Tech
提出一种基于环形振荡器的低噪声频率合成器，通过多相生成和组合技术降低抖动积累引起的相位噪声。
65nm CMOS, 54MHz输入, 5GHz输出, 245fs rms抖动, 8.2mW总功耗
JSSC 2020第3期Clocking & PLLsPLLClock Generation
An mm-Wave Synthesizer With Robust Locking Reference-Sampling PLL and Wide-Range
一种采用两级架构的低噪声毫米波频率合成器，具有鲁棒锁定参考采样技术。
45nm PDSOI CMOS, 35.84GHz, 251-fs抖动, 20.6mW
JSSC 2020第4期RF & WirelessPLLClock Generation
A Fully Integrated 027-THz Injection-Locked Frequency Synthesizer With Frequency
提出一种全集成亚太赫兹频率合成器，采用注入锁定倍频器和频率跟踪环路技术
61.2-273.6GHz调谐范围，-95.4dBc/Hz相位噪声，159fs抖动，0.58mm²核心面积
JSSC 2020第8期RF & WirelessPLLClock Generation
An Energy-Efficient 10-Gbs CMOS Millimeter-Wave Transceiver With Direct-Modulati
一款65nm CMOS工艺的高能效10Gb/s毫米波收发器，集成直接调制数字发射器和I/Q相位耦合频率合成器。
65nm CMOS, 10Gb/s, 340.4mW, 34pJ/bit, -115.6dBc/Hz@10MHz
JSSC 2020第8期RF & WirelessClock Generation
Table of contents
IEEE JSSC期刊论文合集，涵盖毫米波收发器、低功耗接收机、射频前端设计等多个领域。
10-Gb/s, 70–100GHz, 低功耗
JSSC 2019第3期Clocking & PLLsClock Generation
A Low-Noise Fractional- N Digital Frequency Synthesizer
提出一种60GHz分数-N数字频率合成器，降低相位噪声并优化功耗。
213–277fs RMS抖动，57.5–67.2GHz调谐范围，40mW功耗
JSSC 2019第11期Clocking & PLLsClock Generation
Hans Herdian S18 was born in Bekasi
本文介绍了三位研究者的学术背景及研究方向，涉及高性能频率合成器、混合信号电路、时钟生成与恢复等领域。
无
JSSC 2019第12期RF & WirelessPLLClock Generation
A 30-GHz Digital Sub-Sampling Fractional- N PLL With 2386-dB Jitter-Power Figur
30GHz数字子采样分数N锁相环，实现低抖动功耗比
30.4-34.2GHz, 191Hz分辨率, 180/197.6fs抖动, 35mW功耗, -238.6dB FoM
JSSC 2019第12期Clocking & PLLsClock Generation
An Ultra-Low-Jitter mmW-Band Frequency Synthesizer Based on Digital Subsampling
采用数字子采样技术的毫米波频段超低抖动频率合成器设计
28-31GHz, <80fs rms抖动, <-40dBc IPN, 41.8mW功耗
JSSC 2017第12期Clocking & PLLsClock Generation
A 5066 GHz Phase Domain Digital Frequency Synthesizer With Low Phase Noise and
一篇关于低相位噪声5066 GHz相位域数字频率合成器的IEEE JSSC论文
5066 GHz, 低相位噪声
JSSC 2016第10期Clocking & PLLsClock Generation
A Wideband Injection Locked Quadrature Clock Generation and Distribution Techni
提出一种宽带注入锁定正交时钟生成与分配技术
无
JSSC 2015第2期Data ConvertersDelta-Sigma ADCPLL
A TDC-Free Mostly-Digital FDC-PLL Frequency Synthesizer With a 2835 GHz DCO
首款基于二阶频率数字转换器(FDC)的全集成数字分数PLL，替代传统TDC方案
65nm CMOS, 0.56mm², 21mW@1.0/1.2V, 123dBc/Hz@1MHz
JSSC 2015第5期Clocking & PLLsVCOClock Generation
A 52 GHz Frequency Synthesizer Featuring a 2nd Harmonic Extraction Technique Tha
本文介绍了一种52 GHz频率合成器，采用二次谐波提取技术，实现了46.4–58.1 GHz的频率范围。
46.4–58.1 GHz频率范围，相位噪声低于–118 dBc/Hz，功耗66 mW，1 V电源
JSSC 2015第8期Clocking & PLLsVCOClock Generation
An 8 GHz First-Order Frequency Synthesizer for Low-Power On-Chip Clock Generatio
提出一种低功耗一阶频率合成器架构，适用于高速片上时钟生成，工作频率8-9.5 GHz。
8 GHz输出时钟，集成rms抖动490 fs，峰峰值周期抖动2.06 ps，总rms抖动680 fs，参考杂散-64.3 dBc，功耗2.49 mW@1V
JSSC 2015第11期RF & WirelessDLLClock Generation
A 17 GHz Fractional-N Frequency Synthesizer Based on a Multiplying Delay-Locked
首款基于乘法延迟锁定环的分数-N频率合成器，实现低相位噪声和抖动。
65nm CMOS, 1.6-1.9GHz, 190Hz分辨率, 3mW功耗, 1.4ps RMS抖动
JSSC 2015第12期Data ConvertersCharge PumpPLL
A 35 GHz Digital Fractional- N PLL Frequency Synthesizer Based on Ring Oscillato
65nm CMOS工艺下3.5GHz数字分数分频锁相环，性能媲美模拟PLL。
65nm CMOS, 1V, 15.6mW, 0.34mm², -60dBc最大带内分数杂散, -81dBc最差参考杂散, -93/-126/-151 dBc/Hz@100kHz/1MHz/20MHz相位噪声
JSSC 2014第2期Clocking & PLLsClock Generation
A 579-to-683 GHz 246 mW Frequency Synthesizer With In-Phase Injection-Coupled QV
提出一种采用同相注入耦合QVCO的60 GHz频率合成器，降低相位噪声和误差。
65nm CMOS, 1.2V, 57.9-68.3GHz, 24.6mW, -89.8~-91.5dBc/Hz@1MHz
JSSC 2014第2期Clocking & PLLsClock Generation
FEBRUARY 2014 VOLUME 49 NUMBER 2 IJSCBC ISSN 0018-9200 REGULAR PAPERS A 90 - n m
该期刊包含多篇关于高频合成器、低相位噪声振荡器和ΔΣ调制器的论文。
90-nm CMOS, 24.6 mW, 58 dB SNDR, 24 MHz带宽
JSSC 2014第3期Clocking & PLLsClock Generation
A Power-Scalable DCO for Multi-Standard GSMWCDMA Frequency Synthesizers Antonio
一种功耗可调的DCO设计，通过互补开关对结构实现75%功耗降低且保持相位噪声性能不变
55nm CMOS, 4GHz, 129.3dBc/Hz@2MHz(P-N), 134.7dBc/Hz@2MHz(N-only), FoM 185dBc/Hz
JSSC 2014第3期Clocking & PLLsVCOClock Generation
Layout Synthesis and Loop Parameter Optimization of a Low-Jitter All-Digital Pix
本文提出了一种适用于视频像素时钟生成的双环ADPLL，通过双环架构有效抑制振荡器相位噪声。
28nm CMOS, 1.0V, 250MHz, 15ps rms抖动, 3.1mW功耗
JSSC 2014第7期Data ConvertersDelta-Sigma ADCClock Generation
0343 GHz Frequency-Accurate Fractional- Frequency Synthesizer With Integrated VC
提出基于混合基数代数的新型分数频率合成器，解决传统方法精度与杂散问题。
0.18 µm SiGe BiCMOS, 0343 GHz
JSSC 2014第8期RF & WirelessPLLClock Generation
A 2148 GHz Subharmonic Injection-Locked Fractional-N Frequency Synthesizer for M
一款用于毫米波无线多频段点对点回传通信的2148 GHz次谐波注入锁定分数N频率合成器。
20.6-48.2 GHz连续输出，220 kHz分辨率，1MHz偏移相位噪声-107.0至-113.9 dBc/Hz，功耗148mW
JSSC 2014第9期RF & WirelessPLLClock Generation
A Compact and Low-Power Fractionally Injection-Locked Quadrature Frequency Synth
一种用于软件定义无线电的紧凑型低功耗分数注入锁定正交频率合成器
65nm CMOS, 10MHz-6.6GHz, 16-26mW, 0.38mm²
JSSC 2014第12期Data ConvertersDACClock Generation
A 2 GHz 130 mW Direct-Digital Frequency Synthesizer With a Nonlinear DAC in 55 n
一款基于非线性DAC的2 GHz直接数字频率合成器，功耗130 mW，采用55 nm CMOS工艺。
2 GHz时钟频率，55.1 dBc SFDR，130 mW功耗，0.1 mm²面积
JSSC 2014第12期Clocking & PLLsVCOClock Generation
A Silicon-Based 03 THz Frequency Synthesizer With Wide Locking Range Pei-Y uan C
一款基于90nm SiGe BiCMOS工艺的300GHz频率合成器，采用三重推挽VCO和三相位注入分频器，实现宽锁定范围和低相位噪声。
相位噪声-77.8dBc/Hz@100kHz(-82.5dBc/Hz@1MHz), 锁定范围280.32-303.36GHz(7.9%)
JSSC 2013第3期RF & WirelessClock GenerationTransceiver
New Associate Editor I T is with pleasure that I welcome Prof Tsung-Hsien Lin to
欢迎Tsung-Hsien Lin教授加入IEEE JSSC期刊，他在RF和混合信号IC设计领域有丰富经验。
无
JSSC 2013第7期RF & WirelessClock Generation
A Sub-Harmonic Injection-Locked Quadrature Frequency Synthesizer With Frequency
提出一种毫米波TDD收发器的次谐波注入锁定正交频率合成器，支持60 GHz全频道并具备频率校准功能。
61.56 GHz载波频率下相位噪声-117 dBc/Hz @ 10 MHz偏移，功耗72 mW（1.2 V电源）
JSSC 2012第1期Clocking & PLLsClock Generation
A Fully Integrated Multi-CPU Processor Graphics and Memory Controller 32-nm Proc
第二代Intel Core处理器，32纳米工艺集成四核IA、处理器显卡和内存控制器。
32-nm monolithic die, four IA cores, processor graphics, memory controller
JSSC 2012第3期Power ManagementPLLVCO
A 1938 GHz Fractional-N PLL Frequency Synthesizer With Fast Auto-Calibration of
一种1.9-3.8GHz分数分频锁相环，采用快速自动校准技术实现恒定环路带宽和快速锁定。
1.9-3.8GHz, 0.13μm CMOS, 环路带宽校准1.1-6.0μs(±3%), VCO校准1.225-4.025μs
JSSC 2012第3期Clocking & PLLsClock Generation
A Pulse Shaping Technique for Spur Suppression in Injection-Locked Synthesizers
提出一种脉冲整形技术，有效抑制注入锁定合成器的杂散信号。
0.13μm CMOS, 1.2V, 4.488GHz, 122dBc/Hz@1MHz, 4.7ns切换时间
JSSC 2012第4期Clocking & PLLsClock GenerationEqualizer
A 10 Gbs 45 mW Adaptive 60 GHz Baseband in 65 nm CMOS Chintan Thakkar Student Me
65纳米CMOS工艺下实现10Gbps低功耗60GHz基带设计
10 Gb/s, 45 mW (adaptation off), 53 mW (adaptation on)
JSSC 2012第8期Power ManagementCharge PumpClock Generation
A 05-V 440-µW Frequency Synthesizer for Implantable Medical Devices Wu-Hsin Che
一种用于植入式医疗设备的超低功耗频率合成器设计
0.5V, 440µW, 91.5 dBc/Hz @1MHz
JSSC 2012第8期RF & WirelessPLLTDC
A Dither-Less All Digital PLL for Cellular Transmitters Luca V ercesi Luca Fanor
提出了一种用于蜂窝发射机的全数字频率合成器，通过二维Vernier时间数字转换器和无抖动数字控制振荡器实现低相位噪声。
1.8 GHz输出载波，26 MHz参考时钟，功耗41.6 mW，带内相位噪声-108 dBc/Hz，带外相位噪声-160 dBc/Hz@20 MHz，带内分数杂散低于-50 dBc
JSSC 2012第10期Clocking & PLLsPLLClock Generation
A 24 GHz Fractional-N Frequency Synthesizer With High-OSR ΔΣ Modulator and Neste
提出一种嵌套PLL架构的24 GHz分数-N频率合成器，采用高过采样率ΔΣ调制器和抗混叠技术降低量化噪声。
26.3 dB量化噪声抑制，15.2 mW功耗，0.17 mm²面积
JSSC 2012第10期Clocking & PLLsVCOClock Generation
A Self-Sustained CMOS Microwave Chemical Sensor Using a Frequency Synthesizer
一种基于频率合成器的自持CMOS微波化学传感器，用于检测有机化学物质的介电常数。
7–9 GHz频率范围，3.7%准确度，10–20 μL样品体积
JSSC 2011第3期Clocking & PLLsPLLClock Generation
A Wideband 36 GHz Digital 16Fractional-N PLL With Phase Interpolation Divider an
提出了一种用于4G通信标准的宽带36 GHz数字分数N频率合成器，具有低分数杂散和高线性度。
3.0–3.6 GHz频率范围，40 MHz参考频率，40 Hz分辨率，104-dBc/Hz相位噪声，3.2 MHz最大环路带宽，80 mW功耗，0.4 mm²面积
JSSC 2011第6期RF & WirelessClock Generation
A Frequency Synthesizer With Optimally Coupled QVCO and Harmonic-Rejection SSBmi
本文提出了一种宽频带分数-N频率合成器，适用于多标准蜂窝和短距离无线通信接收器，覆盖1.8至6 GHz频段。
0.13μm CMOS, 1.86 mm², 35.6-52.62 mW
JSSC 2011第9期Power ManagementClock Generation
A 5-GHz Direct Digital Frequency Synthesizer Using an Analog-Sine-Mapping Techni
采用模拟正弦映射技术的5GHz直接数字频率合成器，具有低谐波和高能效。
0.35μm SiGe BiCMOS, 3.3V, 5GHz, 460mW, SFDR>48dBc
JSSC 2011第9期RF & WirelessClock Generation
Frequency-Hopped Quadrature Frequency Synthesizer in 013- m Technology
本文提出了一种基于次谐波注入锁定的快速跳频正交频率合成器架构，适用于Wireless-USB/WiMedia标准。
锁定时间小于2.5 ns，相位噪声114 dBc/Hz@1 MHz偏移，正交精度优于0.5度，功耗14.5 mW
JSSC 2011第11期Clocking & PLLsPLLClock Generation
A Low Phase Noise Quadrature Injection Locked Frequency Synthesizer for MM-Wave
提出一种低相位噪声的60 GHz正交注入锁定频率合成器，适用于毫米波应用。
相位噪声低于-95 dBc/Hz@1 MHz, 功耗80 mW, 1.2 V电源
JSSC 2010第3期Clocking & PLLsClock Generation
A 71 mW 10 GHz All Digital Frequency Synthesizer With Dynamically Reconfigured Di
一款10 GHz全数字频率合成器，采用动态重构数字环路滤波器，实现快速锁定与低噪声。
90nm CMOS, 1V/3.3V, 9.92GHz, 0.9ps rms jitter, 7.1mW core power
JSSC 2010第4期Clocking & PLLsPLLClock Generation
A Phase-Selecting Digital Phase-Locked Loop With Bandwidth Tracking in 65-nm CMO
本文提出了一种用于GHz时钟生成的数字锁相环（DPLL），采用带宽跟踪技术实现稳定操作。
输出频率高达1.8 GHz，参考频率范围28 MHz至225 MHz
JSSC 2010第7期RF & WirelessPLLClock Generation
A 200 μA Duty-Cycled PLL for Wireless Sensor Nodes in 65 nm CMOS
一款适用于无线传感器节点的200μA占空比PLL设计
65nm CMOS, 1.3V, 200μA, 300MHz至1.2GHz
JSSC 2010第9期Data ConvertersDACClock Generation
A 13-GHz 350-mW Hybrid Direct Digital Frequency Synthesizer in 90-nm CMOS Hong C
本文提出了一种基于混合设计的低功耗直接数字频率合成器，最大工作频率为1.3 GHz。
90-nm CMOS, 1.2-V digital supply, 2.5-V analog supply, 1.3 GHz, 350 mW
JSSC 2010第9期RF & WirelessVCOClock Generation
An Integrated 0646 GHz 57 GHz 1014 GHz and 2028 GHz Frequency Synthesizer for So
一款集成多频段频率合成器，适用于软件定义无线电应用。
0.25μm SiGe BiCMOS, 4.8 mm², 相位噪声-108 dBc/Hz@1MHz偏移(24GHz)
JSSC 2010第9期RF & WirelessClock Generation
SEPTEMBER 2010 VOLUME 45 NUMBER 9 IJSCBC ISSN 0018-9200 SPECIAL SECTION ON THE 2
IEEE JSSC 2010年9月刊聚焦高频技术与软件定义无线电应用。
fT/fmax 240/330 GHz, 门延迟低于3 ps
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