ISSCC 2026Session 27Clocking & PLLs
本文提出了一种18GHz带宽的锯齿波FMCW合成器，采用chirp-tracking ILFT与前馈频率跟踪环路，以及分数带宽倍频器，实现了40.5至58.5GHz的36%分数带宽锯齿波调制，解决了高速率、大带宽FMCW信号的线性度问题。
▸提出chirp-tracking ILFT结构，结合前馈与频率跟踪环路，实现快速chirp的鲁棒连续跟踪
▸设计分数带宽倍频器，支持锯齿波生成并同时扩展带宽和分数带宽，将chirp误差减半
ISSCC 2026Session 27Clocking & PLLs28nm CMOS
本文提出了一种20GHz频率合成器，采用杂散整形调制器（SSM）技术有效抑制了由切片间失配引起的非线性，实现了46.2fs的集成抖动和-76.5dBc的最差分数杂散。该设计在28nm CMOS工艺中实现，取得了-251.4dB的FoM和-102.6dB的FoMIBS，解决了高速收发器对低抖动、低杂散分数N频率合成器的需求。
▸提出杂散整形调制器（SSM）技术，通过抑制切片间失配引起的非线性来降低分数杂散。
▸实现了20GHz频率合成器同时具有超低抖动（46.2fs）和超低最差分数杂散（-76.5dBc），并达到极佳的FoM和FoMIBS指标。
ISSCC 2025Session 7Wireline I/O28nm CMOS
该论文提出了一种8至28GHz的8相时钟发生器，采用双反馈环形振荡器结构，旨在解决传统PLL分频方法在高频CMOS工艺中难以生成多路低抖动时钟的问题。该设计在28nm CMOS工艺中实现了宽频率范围和低相位误差。
▸提出双反馈环形振荡器架构，通过两个反馈环路优化相位噪声和频率调节范围。
▸在28nm CMOS工艺中实现了8至28GHz的宽频率覆盖，同时保持8相输出的低相位误差。
ISSCC 2025Session 34Digital Circuits
本文提出了一种9.05至37.0GHz的LO发生器，采用磁模式切换和无调谐倍频程带宽共模谐振器技术，解决了高频VCO调谐范围超过一个倍频程时面临的瓶颈问题，实现了宽频带覆盖和低相位噪声。
▸提出磁模式切换技术，通过改变谐振器磁耦合方式实现多模式工作，扩展调谐范围。
▸设计无调谐倍频程带宽共模谐振器，无需额外调谐即可覆盖整个倍频程带宽，简化电路复杂度。
ISSCC 2025Session 19Clocking & PLLs
该论文提出了一种基于多路径反馈技术的分数-N锁相环，实现了34fsrms的抖动性能和-255.5dB的FoM，解决了高参考频率在实际应用中不实用的问题。
▸提出多路径反馈技术，有效降低相位噪声和抖动。
▸在较低参考频率下实现亚100fs的抖动性能，适合低成本大规模部署。
ISSCC 2024Session 19RF & Wirelessnull
该论文提出了一种单核LC VCO，通过可重构的Class-F-1和增强型Colpitts双模操作，实现了从8.9到21.9GHz的八倍频程覆盖，满足了多标准软件定义无线电收发器对单芯片宽频带低相位噪声振荡器的需求。
▸创新点1：采用可重构的Class-F-1和增强型Colpitts双模操作，在单核振荡器中实现八倍频程频率调谐范围。
▸创新点2：通过多核多模操作扩展LC VCO频率调谐范围的研究，该论文聚焦于单核双模设计以简化架构并降低成本。
ISSCC 2024Session 10Clocking & PLLs
提出了一种8.75GHz分数-N数字锁相环，采用反凸面变斜率数字时间转换器（DTC），有效消除了时间量化误差，实现了57.3fsrms的集成抖动。解决了DTC非线性和噪声导致的频谱纯度退化问题。
▸提出反凸面变斜率DTC架构，改善了DTC的非线性和噪声，提升频谱纯度。
▸采用分数-N数字PLL结构，优路径消除参考与分频信号间的时间量化误差。
ISSCC 2023Session 4Clocking & PLLs
提出了一种基于逆常数斜率数字时间转换器（DTC）的Bang-Bang数字锁相环（BBPLL），实现了76.7fs的积分抖动和-71.9dBc的带内分数杂散，解决了分数-N模式下量化误差导致性能降级的问题。
▸采用逆常数斜率DTC技术，有效抑制了分数杂散，提升了频谱纯度。
▸通过优化环路设计，在Bang-Bang PLL中实现了超低抖动和高分辨率频率合成。
ISSCC 2023Session 14Digital Circuits28nm CMOS
该论文提出了一种分数-N数字MDLL，通过注入误差加扰和后台三阶DTC延迟均衡器，实现了-67dBc的参考杂散抑制，解决了传统MDLL中DTC非线性导致的杂散问题。
▸提出注入误差加扰技术，将DTC非线性误差随机化，降低分数杂散。
▸引入后台三阶DTC延迟均衡器，自适应校准DTC的非线性，提高线性度。
ISSCC 2022Session 17Wireline I/O
本文提出了一种具有480倍乘法因子的13.2-17.3GHz子采样锁相环（PLL），在仅6.6mW功耗下实现了-248.1dB的FoM。该设计通过优化子采样结构和比例路径，有效解决了大乘法因子下高频频率合成器的相位噪声与功耗挑战。
▸提出一种480倍高乘法因子的子采样PLL架构，在降低功耗的同时保持了低相位噪声性能。
▸设计优化的比例路径，使得在13.2-17.3GHz范围内实现-248.1dB的优异FoM，显著优于传统级联PLL方案。
ISSCC 2022Session 13Digital Circuits65nm CMOS
该论文提出了一种采用注入脉冲整形技术的数字注入锁定时钟乘法器（ILCM），在65nm CMOS工艺下实现了2.5GHz的输出频率和仅0.021mm²的芯片面积。通过解决周期性相位重对齐导致的确定性相位误差，将参考杂散从典型的-50dBc降低至-79dBc。
▸提出注入脉冲整形技术，优化注入时刻的相位对齐精度，有效抑制参考杂散。
▸采用数字校准方法检测并补偿注入定时非理想性，进一步提升杂散性能。
ISSCC 2021Session 29Digital Circuits
本文提出了一种分数-N数字MDLL，采用背景两点DTC校准技术，解决了参考时钟与环形振荡器相位不对齐的问题，实现了-60dBc的分数杂散。
▸提出背景两点DTC校准技术，无需额外参考时钟即可自动校正DTC的非线性。
▸采用分数-N数字MDLL架构，结合注入锁定和数字控制，实现了低抖动和低杂散输出。
ISSCC 2021Session 13Quantum & Photonics40nm CMOS
该论文提出了一款全集成40nm低温CMOS（Cryo-CMOS）片上系统，包含I/Q接收机和频率合成器，用于可扩展的量子计算应用。芯片通过片上PLL和VCO产生本振信号，支持5-6.5GHz频率范围，实现了低温环境下的高性能信号处理。
▸首次在40nm CMOS工艺上实现了全集成Cryo-CMOS SoC，集成I/Q接收机和频率合成器，适用于量子计算系统。
▸采用12.8GHz LC VCO搭配可编程分频器，实现宽调谐范围（10.5-16.5GHz），通过二分频产生6.4GHz正交本振信号，支持5.25-8.25GHz调谐。
ISSCC 2021Session 10Data Converters
提出一种12位600MS/s的流水线SAR与2倍交织增量Delta-Sigma混合架构ADC，采用源跟随器实现残差传输，解决了高速高精度转换中的时序与噪声问题。通过自适应速度控制时钟生成方案，结合同步与异步优点，利用背景频率校准产生固定占空比和持续时间的内时钟，确保DAC建立时间，提升了PVT鲁棒性。
▸提出自适应速度控制时钟生成方案，通过背景频率校准产生固定50%占空比和固定持续周期的内部操作时钟，兼顾同步与异步模式的优点，提高PVT稳定性。
▸采用源跟随器实现残差电压的高线性传输，降低功耗并简化残差放大器设计，适用于流水线SAR与增量Delta-Sigma的混合架构。
ISSCC 2020Session 19Quantum & Photonics
该论文提出了一种用于量子计算的低温振荡器，在4-5GHz频率下实现了200dB的FoM。通过自动共模谐振校准技术，解决了低温下晶体管1/f噪声恶化导致的相位噪声问题。
▸提出自动共模谐振校准技术，动态调整振荡器共模谐振频率以抑制低温下增强的1/f噪声
▸在4-5GHz频率范围内实现200dB FoM，满足量子计算PLL的相位噪声要求（<1.9kHzrms）
ISSCC 2019Session 16Clocking & PLLs0.18μm SiGe BiCMOS
本文提出了一款基于0.18μm SiGe BiCMOS工艺的精确频率分数-N频率合成器，通过创新的杂散抑制技术实现了-80dBc的杂散性能，解决了传统分数-N PLL中由于数字ΔΣ调制器引入的分数杂散问题。
▸提出精确频率分数-N合成架构，避免量化误差导致的频率偏移。
▸采用新型杂散抑制技术，将杂散电平压低至-80dBc以下。
ISSCC 2019Session 16Clocking & PLLs65nm LP CMOS
本文提出一款30GHz分数-N数字锁相环(DPLL)，采用子采样bang-bang相位检测和数字时间转换器(DTC)技术，在65nm LP CMOS工艺中实现198fs rms抖动和35mW功耗，解决了毫米波频段DPLL抖动-功耗折中较差的问题。
▸结合数字时间转换器(DTC)与子采样bang-bang相位检测，实现低抖动分数-N频率合成，适用于毫米波频段。
▸在65nm低功耗CMOS中实现30GHz工作，抖动仅198fs、功耗35mW，达成优异的抖动-功耗权衡。
ISSCC 2019Session 16Clocking & PLLs
提出了一种基于数字方法的0.5-2.5GHz多输出分数频率合成器，实现了90fs抖动和-106dBc杂散，解决了多时钟生成中紧凑性和功耗问题。
▸采用全数字架构实现多输出分数频率合成，避免了多PLL复制的面积和功耗开销。
▸通过数字校准技术同时实现了超低抖动和极低杂散性能。
ISSCC 2019Session 16Clocking & PLLs
该论文提出了一种基于数字子采样锁相环的28-31GHz频率合成器，实现了76fsrms的抖动和-40dBc的积分相位噪声，解决了毫米波频段低抖动和低相位噪声的难题。
▸采用数字子采样锁相环架构，降低了带内相位噪声，无需高频参考时钟。
▸通过数字控制技术优化了环路带宽和噪声性能，实现了超低抖动和积分相位噪声。
ISSCC 2019Session 16Clocking & PLLs
该论文提出了一款功耗仅265μW的分数-N数字锁相环（DPLL），通过无缝自动切换子采样/采样反馈路径和占空比循环技术，实现了超低功耗运行，解决了以往分数-N DPLL功耗难以低于500μW的问题。
▸提出了一种无缝自动切换子采样/采样反馈路径机制，根据工作模式动态选择最优反馈路径，降低功耗。
▸采用占空比循环技术（Duty-Cycled Fractional-N），进一步减少不必要的电路活动，节省功耗。
ISSCC 2018Session 23Other
本文提出了一款29GHz分数N频率合成器，适用于5G毫米波通信，实现了-31dBc的集成相位噪声，并支持多个频段以满足后向兼容需求。该设计解决了毫米波频段低相位噪声频率生成的关键问题。
▸提出了一种支持多个频段的分数N频率合成器架构，覆盖现有sub-6GHz和新增毫米波频段，实现5G多频段兼容。
▸在29GHz载波下实现了-31dBc的超低集成相位噪声，满足64-QAM等高阶调制的EVM要求。
ISSCC 2018Session 15RF & Wireless
该论文提出了一种采用亚采样技术的Type-I频率合成器，实现了0.01mm²的超小芯片面积、4.6-5.6GHz的频率范围和-254dB的FOM，解决了传统Type-II电荷泵PLL中功耗、噪声和面积难以同时优化的难题。
▸采用亚采样Type-I架构，无需大环路滤波器电容，显著减小芯片面积至0.01mm²。
▸通过优化VCO和亚采样鉴相器设计，在低功耗下实现了-254dB的优异FOM性能。
ISSCC 2018Session 15RF & Wireless
本文提出了一种数字频率合成器，通过抖动辅助的拉拽抑制技术，同时处理了数控振荡器和参考路径的耦合问题，有效减轻了多无线电平台中注入拉拽对PLL性能的影响。该设计解决了高速无线收发器中由于功率放大器或邻近PLL干扰导致的频率合成器性能退化难题。
▸提出抖动辅助的拉拽抑制技术，通过数字方式补偿DCO和参考路径的耦合效应。
▸同时处理DCO路径和参考路径的注入拉拽，避免了传统方法仅补偿单一路径的局限性。
ISSCC 2018Session 15RF & Wireless
本文提出一种40nm CMOS的36.3-38.2GHz分数-N FMCW Chirp合成器PLL，采用连续时间带通ΔΣ调制器实现噪声整形，解决了毫米波全数字PLL中传统TDC性能受限的问题，达到-216dBc/Hz^2的低相位噪声。
▸采用连续时间带通ΔΣ调制器替代传统TDC，实现噪声整形，降低相位噪声。
▸实现36.3-38.2GHz分数-N FMCW Chirp合成，适用于汽车雷达等毫米波应用。
ISSCC 2017Session 7Wireless
本文提出了一款支持802.11ac标准的双频段可重构收发器，能够处理最多4个VHT80空间流，并实现了116fsrms的低抖动频率合成器，解决了高数据速率下多流传输和低相位噪声的需求。
▸采用双频段可重构架构，同时支持2.4GHz和5GHz频段，适应不同应用场景。
▸实现了116fsrms的超低抖动频率合成器，满足802.11ac对高信噪比和复杂调制的要求。
ISSCC 2017Session 19Clocking & PLLs65nm CMOS
该论文提出了一款工作在50-66GHz的全数字分数N锁相环，采用65nm CMOS工艺，解决了毫米波合成器中数字PLL因DCO调谐分辨率有限和TDC相位数字化难题而难以应用的问题。通过新型架构设计，实现了220fs rms的低抖动性能。
▸采用全数字架构实现毫米波频段分数N合成，避免了传统模拟PLL的复杂性和整数N限制。
▸优化DCO-TDC接口，降低了功率消耗和面积开销，同时抑制了带内相位噪声。
ISSCC 2016Session 2RF & Wireless65nm CMOS
该论文在65nm CMOS工艺中实现了一个集成0.56THz频率合成器，解决了太赫兹频段本地振荡器源的需求。该合成器具有21GHz的锁定范围和-74dBc/Hz@1MHz偏移的相位噪声，适用于行星科学、天体物理和射电天文学等应用。
▸首次在65nm CMOS工艺中实现了0.56THz频率合成器，突破了传统硅基太赫兹频率源的限制。
▸实现了21GHz的锁定范围，在太赫兹频段提供了较宽的调谐能力。
ISSCC 2016Session 13Wireless65nm CMOS
本文提出了一种用于X波段FMCW雷达的940MHz带宽、28.8µs周期的8.9GHz chirp频率合成器PLL，采用65nm CMOS工艺实现。解决了宽带chirp信号快速生成和低功耗的问题，通过低功耗相位插值器设计避免了crowbar电流。
▸采用互补双路相位插值器结构，通过固定电流分配实现5位温度计码控制的插值权重，无需消耗crowbar电流，降低功耗。
▸实现了940MHz带宽和28.8µs短周期的chirp信号合成，适用于高分辨率FMCW雷达应用。
ISSCC 2015Session 25RF & Wireless
本文提出了一种高度数字化的频率合成器，采用环形振荡器频率-数字转换和噪声消除技术，解决了数字分数N PLL中量化噪声和杂散性能较差的问题。
▸提出基于环形振荡器的频率-数字转换方法，替代传统数字PLL中的时间-数字转换器，降低量化噪声。
▸引入噪声消除技术，有效抑制分数N PLL中的量化噪声和杂散，提升相位噪声性能。
ISSCC 2015Session 22Wireline I/O28nm FDSOI CMOS
本文提出一种4-11GHz注入锁定四分之一速率时钟方案，用于自适应光学接收机，在28nm FDSOI工艺中实现153fJ/b的能效，解决了注入锁定振荡器锁定范围窄的问题。
▸设计具有宽锁定范围（4-11GHz）的环形注入锁定振荡器，适用于宽带应用。
▸利用注入锁定振荡器直接产生四分之一速率正交时钟，无需分频器，降低功耗和面积。
ISSCC 2015Session 14Digital Processors
本文提出了一种采用亚采样技术的全数字分数-N频率合成器，解决了传统TDC分辨率限制导致的ADPLL噪声性能差的问题。实现了-111dBc/Hz的带内相位噪声和-242dB的FOM。
▸采用亚采样技术替代传统TDC，提高了时间分辨率，降低了带内相位噪声。
▸全数字架构，避免了模拟电路的非理想性，适用于先进工艺。
ISSCC 2015Session 14Digital Processors
提出一种采用参考倍乘时间数字转换器的5GHz数字分数N锁相环，实现了-95dBc参考杂散和9.5mW功耗，解决了传统DPLL中量化噪声高和模块噪声要求严格的问题。
▸采用参考倍乘架构，提高ΔΣ调制器过采样率，将量化噪声推向高频，无需复杂噪声消除。
▸通过降低分频值，放宽PLL构建模块的噪声要求，实现低功耗设计。
ISSCC 2014Session 28Wireless40nm CMOS
该论文提出了一款面向802.11ac的分数-N频率合成器，通过多种技术同时实现了紧凑面积、低噪声和快速校准。解决了传统PLL中电荷泵和环路滤波器面积大、噪声高的问题。
▸采用数字辅助技术减小环路滤波器和电荷泵面积，同时抑制带内噪声。
▸通过改进VCO谐振腔品质因数降低带外噪声，无需额外面积开销。
ISSCC 2014Session 21Clocking & PLLs55nm CMOS
该论文提出了一种2GHz、130mW的直接数字频率合成器，采用非线性DAC和55nm CMOS工艺，解决了传统DDFS中复杂度和功耗高的问题。通过创新的分段非线性DAC结构，实现了宽带宽、细频率分辨率和快速跳频特性。
▸提出了一种分段非线性DAC结构，无需额外粗相位信息，简化了幅度解码器。
▸避免了传统四分之一正弦波技术中MSB移位DAC导致的频谱纯度下降问题。
ISSCC 2014Session 21Clocking & PLLs
该论文提出了一种基于MDLL的分数-N频率合成器，采用1位TDC技术，在1.7GHz输出频率下实现了1.4ps RMS积分抖动和3mW功耗，解决了电感式频率合成器在噪声和功耗方面的挑战。
▸采用1位TDC代替传统多比特TDC，降低了功耗和复杂度，同时通过MDLL架构保持低抖动性能。
▸实现了分数-N频率合成，结合MDLL的周期性边缘刷新机制，有效抑制了相位噪声和杂散。
ISSCC 2014Session 17Analog Circuits
generation of the real-time keeping and system-standby clock. Both functions are universally demanded by various systems such as cellular phones, smart wearable devices, GPS, etc. High frequency stabi
ISSCC 2014Session 14mm-Wave90nm SiGe BiCMOS
针对太赫兹开环信号源频率漂移问题，采用90nm SiGe BiCMOS工艺设计了一款300GHz频率合成器，实现了7.9%的锁定范围。该合成器通过锁相环或注入锁定技术提高了频率稳定性，适用于相干通信和雷达系统。
▸在300GHz频段实现了7.9%的宽锁定范围频率合成器。
▸采用90nm SiGe BiCMOS工艺，兼顾高频性能与集成度。
ISSCC 2013Session 23Clocking & PLLs
本文提出了一种无分频器的次谐波注入锁定PLL，通过自调整注入时序克服了工艺、电压和温度变化对注入时序的敏感性，同时降低了功耗。
▸采用无分频器结构，消除了分频器的功耗，提高了能效。
▸引入自调整注入时序机制，自动补偿PVT变化，保证注入锁定稳定性。
ISSCC 2013Session 20Clocking & PLLs
本文提出了一种覆盖50至930MHz的正交输出分数N频率合成器，采用770至1860MHz的单电感LC-VCO，用于数字电视调谐器。解决了宽频带本地振荡器生成的问题，支持多种DTV标准。
▸采用单电感LC-VCO实现宽频率范围（770-1860MHz），通过分频产生50-930MHz正交输出。
▸分数N架构结合宽频带VCO，满足多标准DTV调谐器的频率覆盖需求。
ISSCC 2013Session 20Clocking & PLLs65nm CMOS
该论文提出了一种基于同相注入耦合正交VCO（QVCO）的57.9-68.3GHz频率合成器，采用65nm CMOS工艺，功耗仅24.6mW。解决了毫米波频段正交LO信号生成困难、传统方法功耗高或难以实现的问题。
▸提出同相注入耦合QVCO结构，在毫米波频段实现低功耗、宽调谐范围的正交信号生成。
▸通过注入锁定技术改善相位噪声和正交精度，无需额外分频器或RC滤波器。
ISSCC 2013Session 20Clocking & PLLs65nm CMOS
该论文提出了一种基于60GHz全数字分数-N锁相环（ADPLL）的毫米波数字发射机，解决了60GHz下MOS变容管Q值低导致DCO性能差的问题。通过两点调频实现宽带调制，并支持高度可重构性，适用于低成本、高集成度的射频与基带电路集成。
▸提出了一种60GHz全数字分数-N锁相环架构，克服了毫米波频段DCO品质因数低的挑战。
▸采用两点调频（two-point FM）技术，实现了宽带频率调制，支持高数据率传输。
ISSCC 2012Session 20RF & Wireless55nm CMOS
该论文提出了一种在55nm CMOS工艺中实现的功耗可缩放数字控制振荡器(DCO)，用于GSM/WCDMA频率合成器。通过功耗缩放技术，该DCO能够在36mW和9mW之间切换，同时支持两种不同的通信标准，解决了多模射频前端中振荡器功耗与频段兼容性的问题。
▸提出了可动态切换功耗模式的DCO架构，在36mW和9mW两种功耗状态下分别满足WCDMA和GSM的相位噪声要求，实现功率按需缩放。
▸在55nm CMOS工艺中集成了覆盖GSM和WCDMA频段的调谐技术，无需额外外部元件，减小了面积和成本。
ISSCC 2012Session 20RF & Wireless40nm CMOS
本文提出了一种采用40nm CMOS工艺的全数字分数-N频率合成器，无需校准即可实现低相位噪声性能。该合成器仅包含一个LC振荡器作为模拟电路，其余部分全数字实现，解决了传统Bang-Bang全数字PLL相位噪声差的问题。
▸提出了一种无需校准的全数字分数-N频率合成器架构，简化了系统设计。
▸采用数字方式精确测量振荡器瞬时相位，实现了低相位噪声性能。
ISSCC 2011Session 7Digital Processors
该论文提出了一种具有最小化调谐延迟的直接数字频率合成器（DDS），通过优化相位累加器（PA）的进位传播问题，实现了12ns的调谐延迟。解决了传统DDS中长进位链导致的瓶颈，同时避免了流水线化带来的延迟增加。
▸提出了一种新型相位累加器架构，通过减少进位传播路径来降低调谐延迟。
▸在保持高数据速率的同时，实现了12ns的最小化调谐延迟，优于传统流水线方法。
ISSCC 2011Session 4Digital Processors32nm CMOS
该论文针对多核服务器处理器中核间数据吞吐量和延迟问题，提出了一种低功耗、低抖动、高数据吞吐量和低延迟的时钟生成系统，并在32nm CMOS工艺中实现。
▸采用低功耗低抖动时钟分配网络，减少核间时钟偏差。
▸针对可扩展核心的时钟同步架构，支持高数据吞吐量和低延迟。
ISSCC 2011Session 3RF & Wireless65nm CMOS
该论文提出了一种基于数字时间转换器(DTC)的全数字锁相环(ADPLL)架构，用于解决传统ADPLL带内杂散水平难以满足要求的问题。通过采用可扩展时间分辨率的DTC，实现了5.3GHz频率合成，并改善了杂散性能。
▸提出了一种基于DTC的新型ADPLL架构，通过数字时间转换器替代传统时间数字转换器(TDC)，降低了带内杂散。
▸实现了时间分辨率的可扩展性，便于在不同工艺节点下优化性能。
ISSCC 2011Session 26Wireless0.13µm CMOS
该论文提出一种用于软件定义无线电(SDR)的集成频率合成器，采用0.13µm CMOS工艺，通过双频段Q-VCO架构实现了从0.05GHz到10GHz、19-22GHz和38-44GHz的宽频率覆盖，支持包括14频段MB-OFDM UWB和802.15.3c（57-66GHz）在内的多种无线标准。
▸提出一种双频段Q-VCO架构，能够同时产生3-4.2GHz和8.4-12GHz的IQ信号，从而扩展频率合成器的调谐范围。
▸实现了从0.05GHz到10GHz以及19-22GHz和38-44GHz的超宽频率覆盖，支持多种无线标准。
ISSCC 2011Session 16mm-Wave45nm CMOS
本文提出一款工作于21.7-27.8GHz的频率合成器，采用45nm CMOS工艺，实现了24.8%的调谐范围和2.57°rms的残余相位调制，功耗仅40mW。该合成器与倍频器和分频器结合，为IEEE 802.15.3c 60GHz通信标准提供所需的本振频率。
▸在45nm CMOS工艺中实现了覆盖21.7-27.8GHz的宽调谐范围（24.8%），同时保持低功耗（40mW）和低相位噪声（2.57°rms）。
▸采用滑动中频结构，结合倍频器和二分频器，从单个PLL直接生成60GHz通信所需的四个本振频率。
ISSCC 2010Session 26Digital Circuits
该论文提出了一种2.1至2.8GHz的全数字频率合成器，采用时间窗口TDC技术，在实现低相位噪声的同时降低了功耗，解决了WiFi/WiMAX等无线系统中高分辨率TDC功耗大的问题。
▸提出时间窗口TDC，通过仅在相位误差窗口内工作来降低功耗，同时保持高时间分辨率。
▸采用全数字架构，消除了大尺寸片上无源滤波器，并改善了低电源电压下的性能。
ISSCC 2010Session 26Digital Circuits
该论文提出了一种3.5GHz宽带全数字锁相环（ADPLL），通过TDC抖动和前馈补偿技术有效抑制分数杂散，解决了宽带频率合成中杂散干扰的问题。
▸采用TDC抖动技术，通过随机化量化噪声来抑制分数杂散
▸引入前馈补偿路径，实时抵消由分数分频引起的相位误差
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