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PLL

173 篇相关论文 (2008–2026)

ISSCC 2026Session 34RF & Wireless40nm CMOS
A 1.6-to-3.8GHz Reconfigurable FMCW Radar SoC with 81.5% Relative-Bandwidth PLL for Real-Time Life Detection in Disaster Response
Renjie Fu*1, Linxu Shi*1, Fanxun Cai1, Yunqi Yang1, Hao Lei1, Zhigang Fu1, Yilin Xu1, Pengcheng Wang1, Ziyang Li1, Shixu
本文提出了一款1.6至3.8GHz可重构FMCW雷达SoC，用于灾后实时非视距生命探测。通过采用81.5%相对带宽的环形VCO PLL与DTC，实现了29.6kHz频率误差和0.78至400MHz/μs的啁啾斜率，解决了宽带线性调频与高精度生命探测的难题。
▸提出81.5%相对带宽的环形VCO PLL与DTC，实现宽频带内低频率误差和高啁啾斜率。
▸集成13.43dBm功率放大器与8.1dB噪声系数的接收射频前端，以及100dB抑制的基带链，实现高灵敏度非视距生命探测。
29.6kHz频率误差，0.78-to-400MHz/µs chirp slopes，13.43dBm PA输出功率，8.1dB NF
ISSCC 2026Session 27Clocking & PLLs
A 14GHz Ring-Based 3rd-Order Fractional-N PLL with 164fsrms Jitter and a 100MHz Reference
Zhaochen Zhu, Qingxuan Lin, Zhiqiang Huang
该论文提出一种基于环形振荡器的14GHz三阶分数-N锁相环，采用级联子采样延迟锁定环（DLL）和窄脉冲积分器来抑制相位噪声与电源噪声，实现了164fs_rms的超低抖动。通过三态极性可逆SSPD减少DTC范围与带宽退化，并应用延迟校准优化VCDL延迟范围与占空比，解决了高频低抖动PLL的设计挑战。
▸级联子采样DLL在type-II PLL输出端额外抑制相位噪声与电源噪声，提升噪声性能。
▸采用窄脉冲积分器降低子采样DLL中的积分抖动，改善整体抖动。
Hong Kong University of Science and Technology, Guangzhou, C14GHz输出频率, 164fs_rms抖动, 100MHz参考频率
ISSCC 2026Session 27Clocking & PLLs
÷ Nint AUX RO Non-overlapping Clock Generator + - + CBaux[2:0] + - + + - Vref Vb Vo V+ + Gm FFNC On: 157 fs Fractional-N Mode 60MHz × 52 ÷ 30 × 31 × 2 (c) Vctrlmain 60MHz × 52 ÷ (30+2-13) × (31+2-13) × 2 6.7GHz (d) fout 6.2~6.8GHz - α[k] MMD-based Q-Noise Cancellation FFNC On: 145 fs Integer-N Mode Feedforward RO Noise Cancellation UGB V- ÷ Nmain FFNC Off: 357 fs + - ÷ Naux α 6.4GHz FFNC Off: 358 fs L1: 382 pH L2: 421 pH Vctrlaux AUX Integer-N SPLL (fBW1 = 10MHz) faux 3.1~3.4GHz (b) Frac. Spur ×7 Main LCO Gm MASH 1-1-1 6.4GHz Vctrlaux + - + AUX/Main SPDs with identical design (a) OUT+ IN- CBaux[2:0] fref 60MHz OUT- IN+ Frac. Spur 6.7GHz QEC Off FFNC Off: 442 fs Vref fmain 100~160MHz Vin1 fdiv2 3.1~3.4GHz CBmain[4:0] Vout Vin2 Main Fractional-N SPLL (fBW2 = 1MHz) ÷2 Figure 27.2.3: Circuit implementation of the proposed PLL. (a) Fractional-N Mode 60MHz × 53 ÷ (20+2-11) × (21+2-11) × 2 fBW2 fBW1 Main PLL PN FFNC On Naux x 1 Naux x 1.5 Naux x 2 fref/2 (d) α=2-10 α=2-9 -84.7dBc (-72.7dBc) 203kHz 102kHz -84.8dBc (-72.8dBc) 60MHz × 53 ÷ 20 × (21+2-11) × 2 This Work H. Zhang ISSCC'25 D. Yang ISSCC'22 SPD/SPD D. Xu JSSC'25 Pulse Gen. +BBPD G. Jin JSSC'24 M. Mercandelli JSSC'22 W. Wu JSSC'21 SPD SPD SPD Phase Detector Noise Cancell./ Filter. Technique Calibration required? SPD/PFDCP SPD/XORPD MMD-QEC +FFNC MMD-QEC Harmonicmixing DTC-QEC DTC-QEC DTC-QEC DTC-QEC No No No Yes Yes Yes Yes VCO Type Ring+LC LC+LC LC+LC Ring+LC LC LC LC 60 82 74 50 100 500 76.8x2 6.2 to 6.8 4.7 to 5.7 25 to 28 6.5 to 8 3.3 to 4.5 11.9 to 14.1 5 to 7 157 (1k to 100M) 95.9 (1k to 100M) 88 (10k to 40M) 191 (10k to 10M) 203 (10k-100M) 58.2 (1k-100M) 80~95 (10k-100M) %72.7 %70.6 %70 %52.7 %57 %63.2 <%72 Reference Frequency [MHz] Output Frequency [GHz] (c) Fractional-N Mode Figure 27.2.4: Measured PN near 6.4GHz in (a) integer-N mode and (b) fractional-N mode with QEC on, FFNC on or off; measured PN near 6.7GHz in (c) fractional-N mode with QEC on, FFNC on or off and (d) fractional-N mode with FFNC on, QEC on or off. (b) RO, AUX PLL PN Normalized to Main PLL Freq. Main PLL PN FFNC Off FFNC On: 160 fs ×31 Non-overlapping Clock Generator Integrated Jitter [fs] In-band Fractional Spur [dBc] Power [mW] 17.2 21.2 12.9 14.2 2.4 18 14.2 FoM* [dB] %243.7 %247.1 %250 %242.9 %250.0 %252.1 %250.4 ~ %249.0 FoMREF** [dB] %235.9 %238.0 %241.3 %235.9 %240.0 %235.1 %241.5 ~ %240.1 CMOS Process [nm] Active 2 Area [mm ] 65 65 7 65 40 28 14 0.16 0.25 0.24 0.48 0.36 0.16 0.31 Figure 27.2.5: (a) FFNC robustness verification based on measurement results; (b) *FoM = 10log((Power/1mW)*(Jitter/1s)2) **FoMref = 10log((Power/1mW)*(Jitter/1s)2)+10log(fref/10MHz) measured fractional spur levels at near-integer channels; (c)(d) measured output Figure 27.2.6: Performance comparison of the proposed PLL with prior-art designs. spectra with fractional spurs. Power (mW) AUX 0.9 5% Loop RO 5.8 34% Main 1.7 10% Loop DSM 0.4 2% LCO 8.4 49% Total 17.2 100% 850μm 480μm LCO Main LF FFAMP AUX SPD/Div. AUX GM /LF AUX/Main MMDs DSM Main SPD/GM RO Area (mm2) AUX 0.010 6% Loop RO 0.006 4% Main 0.023 14% Loop DSM 0.003 2% LCO 0.119 74% Total 0.162 100% Figure 27.2.7: Die micrograph (left); measured power consumption and area (right). • 2026 IEEE International Solid-State Circuits Conference 979-8-3315-8936-3/26/$31.00 ©2026 IEEE
该论文提出了一种分数-N频率合成器，采用非重叠时钟发生器与辅助环形振荡器（AUX RO）技术，实现了低抖动性能。主要解决了传统分数-N合成器中相位噪声和抖动恶化的问题，通过创新的电路结构降低了157 fs的均方根抖动。
▸提出了一种结合非重叠时钟发生器的分数-N频率合成器架构，有效减少了时钟分配路径中的噪声耦合。
▸引入辅助环形振荡器（AUX RO）和Gm-FFNC电路，实现了高分辨率分数分频并改善了相位噪声。
157 fs RMS jitter
ISSCC 2026Session 12Clocking & PLLs40nm CMOS
A 0.65-to-1V-VDD 10.5-to-11.85GHz Fractional-N Sampling PLL Achieving 71.47fs Integrated Jitter and <-60dBc Near-Integer Fractional Spur in 40nm CMOS
Yixi Li1,2, Junjie Chen1,2, Xinyu Shen1, Jie Yang3, Jian Liu1,2, Nanjian Wu1,2, Zhao Zhang1,2, Liyuan Liu1,2
本文提出了一款工作在0.65-1V宽电压范围内的10.5-11.85GHz分数N采样PLL，解决了低电压下相位噪声差、常规电压下可靠性、非线性和小分数频率控制字收敛问题。采用量化误差减少的宽电压采样鉴相器、高线性度两级数字时间转换器和抖动方法，在40nm工艺下实现了71.47fs积分抖动和-251.8dB FoM。
▸提出宽电压范围量化误差减少的采样鉴相器（QE-reduction WV SPD），改善低电压下相位噪声并保证常规电压可靠性。
▸设计高线性度两级数字时间转换器（2-stage DTC），降低非线性影响。
Institute of Semiconductors, Chinese Academy of Sciences, Be71.47fs integrated jitter, -251.8dB FoM, <-60dBc near-integer spur
ISSCC 2026Session 12Clocking & PLLs28nm CMOS
A 14GHz Chopper-Refolding Sampling PLL Achieving 33.8fsrms and 80.8dBc Reference Spur with a kT/C-Noise-Cancellation SPD
Yichen Liu, Jian Zhang, Xiaosen Liu, Yan Wang
本文提出了一种14GHz斩波-折叠采样锁相环（PLL），集成了kT/C噪声消除采样鉴相器（SPD）和自注入压控振荡器（VCO）。该设计通过解耦抖动与鉴相增益、滤除闪烁噪声，实现了33.8fsrms的低抖动和-80.8dBc的高参考杂散抑制。
▸提出kT/C噪声消除采样鉴相器（SPD），将抖动与相位检测增益解耦，降低了热噪声影响。
▸采用斩波-折叠（chopper-refolding）方案抑制闪烁噪声，提升了低频相位噪声性能。
Tsinghua University, Beijing, China33.8fsrms jitter, -80.8dBc reference spur, 16.9mW power
ISSCC 2026Session 12Clocking & PLLs
A –66dBc-Worst-Fractional-Spur and 58fs-Jitter Fractional-N Digital PLL Using a Supply-Resilient Pseudo-Differential Inverse-Constant-Slope DTC
Pietro Salvi, Michele Rossoni, Riccardo Moleri, Daniele Lodi Rizzini, Damiano Fagotti, Stefano Gallucci, Andrea Leonardo
该论文提出了一种采用逆恒斜率DTC的分数-N数字PLL，用于抑制电源扰动，无需额外校准或额外电源不敏感模块。在分数-N模式下，当DTC电源施加10mVpp正弦扰动时，PLL实现了低于59fs的积分抖动、低于-66dBc的分数杂散，以及-251.4dB的抖动-功耗品质因数。
▸提出逆恒斜率DTC技术，有效抑制电源扰动对PLL性能的影响。
▸无需额外校准或额外电源不敏感模块，简化了系统设计。
Politecnico di Milano, Milan, Italy Abstract A fractional-N 积分抖动<59fs，分数杂散<-66dBc，抖动-功耗品质因数-251.4dB
ISSCC 2026Session 12Clocking & PLLs
A Fractional-N Digital PLL with a Supply-Insensitive DTC Achieving –62dBc Spur and 69fs Jitter Under 10mVpp Sinusoidal DTC Supply Ripple and 6.2mVrms DTC Supply Noise
Damiano Fagotti, Riccardo Moleri, Michele Rossoni, Daniele Lodi Rizzini, Pietro Salvi, Stefano Gallucci, Giovanni Rocco
该论文提出了一种具有电源不敏感性的分数-N数字锁相环，通过背景校准环路实现可变斜率数字-时间转换器（DTC）的电源抑制，在不影响线性度和噪声的情况下，在10mVpp正弦电源纹波下实现了-62dBc的杂散和69fs的抖动。解决了高频收发器对低杂散、低抖动频率合成器的需求。
▸提出了一种可变斜率DTC，通过背景校准环路实现电源不敏感性，无需额外线性度或噪声折衷。
▸在10kHz至50MHz的电源扰动频率范围内，实现了低于-62dBc的杂散和65.6fs的抖动，显著提升了电源噪声抑制能力。
Simone Mattia Dartizio, Salvatore Levantino Politecnico di M65.6fs jitter @ 6.2mVrms supply noise, -62dBc spur @ 10mVpp supply ripple, -251dB FoM, 22.5mW power, 8.75-10.25GHz tuning range
ISSCC 2025Session 34Digital Circuits
A 4.75GHz Digital PLL with 45.8fs Integrated-Jitter and 257dB FoM Based on a Voltage-Biased Harmonic-Shaping DCO with Adaptive Common-Mode Resonance Tuning
Stefano Gallucci*1, Francesco Tesolin*1, Pietro Salvi1, Daniele Lodi Rizzini1,
本文提出一种4.75GHz数字锁相环（PLL），采用电压偏置谐波整形DCO，实现了45.8fs的积分抖动和257dB的FoM，解决了多数据转换器和收发器对低噪声频率合成的需求。
▸提出电压偏置谐波整形DCO技术，有效抑制相位噪声，实现极低抖动。
▸通过数字化架构与先进CMOS工艺结合，在4.75GHz频率下达到257dB FoM，展示了高性能与能效的平衡。
Riccardo Moleri1, Francesco Buccoleri1,2, Michele Rossoni1, 45.8fs integrated jitter, 257dB FoM @ 4.75GHz
ISSCC 2025Session 19Clocking & PLLs
A 0.65V-VDD 10.4-to-11.8GHz Fractional-N Sampling PLL
Achieving 73.8fsrms Jitter, -271.5dB FoMN, and -61dBc, In-band Fractional Spur in 40nm CMOS
本文提出了一款0.65V供电、工作频率10.4-11.8GHz的分数N采样锁相环（PLL），实现了73.8fs rms的极低抖动、-271.5dB的FoM以及-61dBc的带内分数杂散。解决了低电压下高频PLL的噪声与杂散挑战。
▸采用0.65V超低供电电压实现10.4-11.8GHz高频分数N采样PLL，显著降低功耗。
▸通过采样PLL架构并结合数字校准技术，在低电压下达到73.8fs rms的极低抖动和-61dBc的带内分数杂散。
73.8fs rms jitter, -271.5dB FoM, -61dBc in-band fractional spur, 0.65V VDD, 10.4-11.8GHz
ISSCC 2025Session 19Clocking & PLLs
A 27GHz Fractional-N Sub-Sampling PLL Achieving 57.9fsrms
Jitter, -249.7dB FoM, and 1.98µs Locking Time Using a, Polarity-Reversible SSPD
本文提出了一种27GHz分数N子采样PLL，采用极性可逆的SSPD结构，实现了57.9fs rms抖动、-249.7dB FoM和1.98µs锁定时间，解决了毫米波分数N PLL在高速通信中需要低抖动和快速锁定的问题。
▸提出极性可逆的子采样鉴相器（SSPD），有效降低抖动并实现快速锁定。
▸在27GHz毫米波频段实现分数N子采样PLL，同时达到57.9fs rms抖动和1.98µs锁定时间，综合性能优异。
57.9fs rms jitter, -249.7dB FoM, 1.98µs locking time
ISSCC 2025Session 19Clocking & PLLs
A Fractional-N PLL with 34fsrms Jitter and -255.5dB FoM Based on a Multipath Feedback Technique
Chao-Ching Hung, Chih-Hsien Shen, Chien-Li Lin, Mou Tzou, Kevin Fong, Yu-Li Hsueh
该论文提出了一种基于多路径反馈技术的分数-N锁相环，实现了34fsrms的抖动性能和-255.5dB的FoM，解决了高参考频率在实际应用中不实用的问题。
▸提出多路径反馈技术，有效降低相位噪声和抖动。
▸在较低参考频率下实现亚100fs的抖动性能，适合低成本大规模部署。
MediaTek, Hsinchu, Taiwan State-of-the-art advanced-communic34fsrms jitter, -255.5dB FoM
ISSCC 2025Session 19Clocking & PLLs
A 13GHz Charge-Pump PLL Achieving 15.8fsrms Integrated Jitter and -98.5dBc Reference Spur
Depeng Sun1, Feng Bu1, Qixian Ye1, Shijie Li1, Yuan Gao1, Bowen Wang1, Hao Xu2,
该论文提出了一种13GHz电荷泵锁相环，通过改进电荷泵和环路滤波器设计，实现了15.8fsrms的集成抖动和-98.5dBc的参考杂散，解决了亚采样锁相环中因二进制频移键控效应导致的大参考杂散问题。
▸采用新型电荷泵结构，有效抑制了BFSK效应引起的参考杂散
▸优化了环路滤波器设计，在保持低抖动的同时进一步降低了杂散水平
Na Yan2, Shubin Liu1, Zhangming Zhu1 Xidian University, Xi’a15.8fsrms integrated jitter, -98.5dBc reference spur
ISSCC 2025Session 19Clocking & PLLs
A PVT-Robust 5.5GHz Fractional-N Cascaded RO-Based Digital PLL with Voltage-Domain Feedforward Noise Cancellation
Yu Duan1, Yan Zhu1, Rui P. Martins1,2, Chi-Hang Chan1
Instituto Superior Tecnico/University of Lisboa, Lisbon, Portugal 1 Ring-oscillator (RO)-based digital PLLs (DPLLs) are well-suited for multi-PLL-integrated SoC designs owing to their compactness and
University of Macau, Macau, China
ISSCC 2024Session 7Wireline I/O
A 0.027mm2 5.6-7.8GHz Ring-Oscillator-Based Ping-Pong Sampling PLL Scoring 220.3fsrms Jitter and −74.2dBc Reference Spur
Yunbo Huang1, Yong Chen1, Zunsong Yang2, Rui P. Martins1,3, Pui-In Mak1
本文提出了一种基于环形振荡器的乒乓采样PLL，在0.027mm²面积内实现了5.6-7.8GHz频率范围，220.2fsrms的抖动和-74.2dBc的参考杂散，解决了环形振荡器相位噪声和闪烁噪声问题，适合多通道通信应用。
▸提出乒乓采样技术降低环形振荡器PLL的相位噪声和闪烁噪声。
▸实现了极小面积（0.027mm²）和宽频率调谐范围的环形振荡器PLL。
University of Macau, Macau, China面积0.027mm²，频率范围5.6-7.8GHz，抖动220.2fsrms，参考杂散-74.2dBc
ISSCC 2024Session 19RF & Wireless
A 7.5GHz Subharmonic Injection-Locked Clock Multiplier with
a 62.5MHz Reference, -259.7dB FoMJ, and -56.6dBc Reference, Spur
该论文提出了一种基于62.5MHz参考的7.5GHz次谐波注入锁定时钟乘法器，通过优化注入强度实现了低相位噪声和低参考杂散。解决了传统注入锁定时钟乘法器中参考杂散随注入强度和倍频因子增大的问题。
▸实现了7.5GHz输出频率下-259.7dB FoMJ的优异相位噪声性能
▸在62.5MHz参考下达到-56.6dBc的低参考杂散，抑制了注入锁定中的杂散问题
Hangil Choi, SeongHwan Cho Korea Advanced Institute of Scien-259.7dB FoMJ, -56.6dBc Reference Spur
ISSCC 2024Session 14Digital Circuits28nm CMOS
A 0.45V 0.72mW 2.4GHz Bias-Current-Free Fractional-N Hybrid PLL Using a Voltage-Mode Phase Interpolator in 28nm CMOS the delay of the DTC based on the LMS calibration method. To satisfy timing constraints, the critical digital blocks are designed with customized logic circuits using low-threshold transistors. The whole HPLL can operate at the minimum voltage of 0.45V (D/VCO at 0.4V) without requiring any voltage booster or bias current.
Liqun Feng, Xuansheng Ji, Longhao Kuang, Qianxian Liao, Su Han,
本文提出了一种0.45V供电、0.72mW功耗的2.4GHz无偏置电流分数-N混合锁相环，采用电压模式相位插值器（VPI）实现低电压操作。通过7位分段RDAC（4位二进制R-2R DAC和3位温度计DAC）解决电阻值与线性度的权衡，在28nm CMOS工艺下实现了低噪声和良好匹配。
▸提出无偏置电流的分数-N混合PLL架构，消除传统PLL中的偏置电流源，降低功耗和电压要求。
▸采用电压模式相位插值器（VPI），利用无源电阻和开关实现低电压下的高线性度和低噪声。
0.45V供电, 0.72mW功耗, 2.4GHz输出频率
ISSCC 2024Session 10Clocking & PLLs
A 76fsrms-Jitter and −65dBc-Fractional-Spur Fractional-N Sampling PLL Using a Nonlinearity-Replication Technique
Yuhwan Shin*1,2, Junseok Lee*1,2, Juyeop Kim*1,2, Yongwoo Jo1,2, Jaehyouk Choi2
本文提出了一种采用非线性复制技术的分数-N采样锁相环（SPLL），有效抑制了数字时间转换器（DTC）非线性引起的分数杂散和带内相位噪声恶化，实现了76fsrms的极低抖动和-65dBc的分数杂散性能。该技术通过复制DTC的非线性特性并加以补偿，解决了传统DTC方案中非线性限制SPLL在分数-N模式下性能的关键问题。
▸提出非线性复制技术（Nonlinearity-Replication Technique），通过复制并补偿DTC的非线性，显著降低分数杂散和带内相位噪声。
Korea Advanced Institute of Science and Technology, Daejeon,76fsrms jitter, -65dBc fractional spur
ISSCC 2024Session 10Clocking & PLLsBiCMOS
A 45.5fs-Integrated-Random-Jitter and -75dBc-IntegerBoundary-Spur BiCMOS Fractional-N PLL with Suppression
of Fractional, Horn, and Wandering Spurs
本文提出了一种BiCMOS分数-N PLL，通过创新的杂散抑制技术实现了45.5fs的集成随机抖动和-75dBc的整数边界杂散。该工作有效解决了分数-N PLL中因量化噪声与环路非线性相互作用导致的杂散问题，包括固定杂散和边界杂散。
▸提出了一种新型杂散抑制方法，能够同时抑制分数杂散、整数边界杂散以及游走杂散。
▸实现了45.5fs的超低集成随机抖动，同时将整数边界杂散抑制到-75dBc以下。
45.5fs integrated random jitter, -75dBc integer-boundary spur
ISSCC 2024Session 10Clocking & PLLs
A 7GHz Digital PLL with Cascaded Fractional Divider and Pseudo-Differential DTC Achieving -62.1dBc Fractional Spur and 143.7fs Integrated Jitter
Dingxin Xu, Zezheng Liu, Yifeng Kuai, Hongye Huang, Yuncheng Zhang,
该论文提出了一种7GHz数字锁相环，采用级联分数分频器和伪差分数字时间转换器（DTC），有效抑制了分数杂散，实现了-62.1dBc的分数杂散性能。解决了传统DTC在分数N锁相环中量化噪声消除的局限性。
▸提出级联分数分频器结构，降低多模分频器量化噪声对杂散的影响。
▸采用伪差分DTC架构，提高线性度并进一步抑制分数杂散。
-62.1dBc fractional spur
ISSCC 2024Session 10Clocking & PLLs
An 8.75GHz Fractional-N Digital PLL with a Reverse-Concavity Variable-Slope DTC Achieving 57.3fsrms Integrated Jitter and -252.4dB FoM
Michele Rossoni*, Simone Mattia Dartizio*, Francesco Tesolin,
提出了一种8.75GHz分数-N数字锁相环，采用反凸面变斜率数字时间转换器（DTC），有效消除了时间量化误差，实现了57.3fsrms的集成抖动。解决了DTC非线性和噪声导致的频谱纯度退化问题。
▸提出反凸面变斜率DTC架构，改善了DTC的非线性和噪声，提升频谱纯度。
▸采用分数-N数字PLL结构，优路径消除参考与分频信号间的时间量化误差。
Giacomo Castoro, Riccardo Dell’Orto, Carlo Samori, Andrea Le57.3fsrms integrated jitter @ 8.75GHz
ISSCC 2023Session 4Clocking & PLLs
A 47fsrms-Jitter and 26.6mW 103.5GHz PLL with Power-Gating Injection-Locked Frequency-Multiplier-Based Phase Detector and Extended Loop Bandwidth
Jooeun Bang, Jaeho Kim, Seohee Jung, Suneui Park, Jaehyouk Choi
The W and D bands located at the lower boundary of the sub-THz spectrum are considered viable candidates for CMOS-based wireless-communication systems to utilize sub-THz frequencies. However, there ar
Korea Advanced Institute of Science and Technology, Daejeon,
ISSCC 2023Session 4Clocking & PLLs
A 9.25GHz Digital PLL with Fractional-Spur Cancellation Based on a Multi-DTC Topology
Giacomo Castoro*1, Simone M. Dartizio*1, Francesco Tesolin1,
本文提出一种9.25GHz数字锁相环，采用多DTC拓扑实现分数杂散消除，通过重新对齐参考和分频器边沿来改善集成抖动，满足高速移动通信对低抖动本地振荡器的要求。
▸提出基于多DTC拓扑的分数杂散消除技术，有效降低杂散干扰
▸通过DTC重对齐参考与分频器边沿，显著改善集成抖动性能
Francesco Buccoleri1, Michele Rossoni1, Dmytro Cherniak2, Lu
ISSCC 2023Session 4Clocking & PLLs
A 32kHz-Reference 2.4GHz Fractional-N Nonuniform Oversampling PLL with Gain-Boosted PD and Loop-Gain Calibration constructed DAC voltage (VDAC) is shaped with a high slope (SDAC) in the gain-boosted PD, a high SDAC is achieved by generating a slope on VDAC in the gain-boosted PD, and the DTC delay is used to compensate for the timing error from CLKFB to the voltage crossing.
Junjun Qiu, Wenqian Wang, Zheng Sun, Bangan Liu, Yuncheng Zhang,
本文提出一种采用32kHz低频参考的2.4GHz分数N非均匀过采样PLL，通过增益增强的鉴相器和环路增益校准技术，解决了传统过采样PLL中因低频参考导致的电压噪声引起的抖动恶化问题。
▸提出增益增强的鉴相器，通过提高转换速率降低电压噪声引起的抖动。
▸采用非均匀过采样技术和环路增益校准，实现低频参考下的高频输出与低抖动性能。
ISSCC 2023Session 4Clocking & PLLs
A 76.7fs-Integrated-Jitter and -71.9dBc In-Band FractionalSpur Bang-Bang Digital PLL Based on an Inverse-ConstantSlope DTC and FCW Subtractive Dithering
Simone M. Dartizio1, Francesco Tesolin1, Giacomo Castoro1,
提出了一种基于逆常数斜率数字时间转换器（DTC）的Bang-Bang数字锁相环（BBPLL），实现了76.7fs的积分抖动和-71.9dBc的带内分数杂散，解决了分数-N模式下量化误差导致性能降级的问题。
▸采用逆常数斜率DTC技术，有效抑制了分数杂散，提升了频谱纯度。
▸通过优化环路设计，在Bang-Bang PLL中实现了超低抖动和高分辨率频率合成。
Francesco Buccoleri1, Luca Lanzoni1, Michele Rossoni1, Dmytr76.7fs integrated jitter, -71.9dBc in-band fractional spur
ISSCC 2023Session 4Clocking & PLLs
A 135fsrms-Jitter 0.6-to-7.7GHz LO Generator Using a Single LC-VCO-Based Subsampling PLL and a Ring-Oscillator-Based Sub-Integer-N Frequency Multiplier
Yongwoo Jo*, Juyeop Kim*, Yuhwan Shin, Chanwoong Hwang, Hangi Park, Jaehyouk Choi
本文提出了一种基于单LC-VCO的亚采样PLL和环形振荡器子采样的LO发生器，覆盖0.6至7.7GHz频率范围，实现了135fsrms的抖动性能，解决了5G FR1全频段LO生成的高效设计挑战。
▸采用单LC-VCO亚采样PLL结合环形振荡器子采样架构，实现宽频率范围覆盖。
▸通过优化环路设计和噪声抑制技术，在宽频带内保持低抖动性能。
Korea Advanced Institute of Science and Technology, Daejeon,135fsrms jitter @ 0.6-7.7GHz
ISSCC 2023Session 18Wireless22nm FinFET
A 128Gb/s 1.95pJ/b D-Band Receiver with Integrated PLL and ADC in 22nm FinFET
Abhishek Agrawal1, Amy Whitcombe2, Woorim Shin3, Ritesh Bhat1,
该论文提出了一种在22nm FinFET工艺中实现的D波段接收器，集成了PLL和ADC，实现了128Gb/s的数据率和1.95pJ/b的能效，解决了先前工作中关键模块缺失的问题。
▸在D波段实现了完整的接收器集成，包括PLL和ADC，避免了外部模块依赖。
▸达到了128Gb/s的高数据率同时保持1.95pJ/b的低功耗，展示了优异的能效比。
128Gb/s, 1.95pJ/b
ISSCC 2023Session 14Digital Circuits28nm CMOS
A Fractional-N Digital MDLL with Injection-Error Scrambling and Background Third-Order DTC Delay Equalizer Achieving –67dBc Fractional Spur
Qiaochu Zhang1, Hsiang-Chun Cheng1, Shiyu Su1,2, Mike Shuo-Wei Chen1
该论文提出了一种分数-N数字MDLL，通过注入误差加扰和后台三阶DTC延迟均衡器，实现了-67dBc的参考杂散抑制，解决了传统MDLL中DTC非线性导致的杂散问题。
▸提出注入误差加扰技术，将DTC非线性误差随机化，降低分数杂散。
▸引入后台三阶DTC延迟均衡器，自适应校准DTC的非线性，提高线性度。
University of Southern California, Los Angeles, CA-67dBc参考杂散
ISSCC 2022Session 8RF & Wireless
A 9-to-12GHz Coupled-RTWO FMCW ADPLL with 97fs RMS
Jitter, -120dBc/Hz PN at 1MHz Offset, and with Retrace Time, of 12.5ns and 2µs Chirp Settling Time
该论文提出了一种9-12GHz的耦合旋转行波振荡器（RTWO）FMCW全数字锁相环（ADPLL），用于解决FMCW雷达中短线性调频持续时间与低相位噪声之间的权衡问题。通过采用耦合RTWO结构，实现了97fs RMS抖动和-120dBc/Hz @1MHz偏移的相位噪声，同时支持12.5ns的快速回扫时间和2µs的线性调频时间。
▸采用耦合旋转行波振荡器（RTWO）作为VCO，在宽频率范围（9-12GHz）内实现了极低的抖动和相位噪声
▸在FMCW全数字锁相环中实现了极短的12.5ns回扫时间，大幅缩短了雷达的闲置时间
Hyman Shanan1, Declan Dalton2, Vamshi Chillara 3, Pablo Dato97fs RMS jitter, -120dBc/Hz PN @ 1MHz offset, retrace time 12.5ns, chirp time 2µs
ISSCC 2022Session 8RF & Wireless22nm FinFET
A 2-to-2.48GHz Voltage-Interpolator-Based Fractional-N Type-I Sampling PLL in 22nm FinFET Assisting Fast Crystal Startup
Somnath Kundu, Timo Huusari, Hao Luo, Abhishek Agrawal, Eduardo Alban,
该论文提出了一种基于电压插值器的分数-N类型I采样锁相环（PLL），工作在2-2.48GHz频段，采用22nm FinFET工艺。它解决了传统数字PLL中量化噪声和杂散问题，同时辅助快速晶体启动，实现低抖动、小面积和低功耗，适用于物联网应用。
▸采用电压插值器实现分数-N频率合成，避免数字域量化噪声，简化校准复杂度。
▸类型I采样架构与快速晶体启动技术结合，降低抖动和功耗的同时加快系统启动时间。
ISSCC 2022Session 23Clocking & PLLs
A 68.6fsrms-Total-Integrated-Jitter and 1.56µs-Locking-Time Fractional-N Bang-Bang PLL Based on Type-II Gear Shifting and Adaptive Frequency Switching
Simone Mattia Dartizio*1, Francesco Buccoleri*1, Francesco Tesolin1,
本文提出了一种基于II型齿轮变速技术的分数N bang-bang锁相环，实现了68.6fsrms的总集成抖动和1.56µs的锁定时间，解决了移动通信中对超低抖动和频率捷变本地振荡器的需求。
▸提出II型齿轮变速技术用于bang-bang PLL，在保持低抖动的同时显著缩短锁定时间。
▸实现了68.6fsrms的超低总集成抖动和1.56µs的快速锁定，达到了先进性能水平。
68.6fsrms jitter, 1.56µs locking time
ISSCC 2022Session 23Clocking & PLLs
A Sub-100MHz Reference-Driven 25-to-28GHz Fractional-N PLL with -250dB FoM
Dihang Yang1, David Murphy1, Hooman Darabi1, Arya Behzad1, Asad Abidi2,
该论文提出了一种亚100MHz参考驱动的25-28GHz分数N锁相环，解决了高频下参考相位噪声被大分频比N放大以及振荡器电容调谐导致Q值下降的难题，实现了-250dB的FoM。
▸采用亚100MHz参考驱动架构，降低参考路径噪声放大倍数，改善相噪和杂散性能。
▸通过优化环路带宽和振荡器设计，在25-28GHz频段内达到-250dB FoM的优异能效比。
Stephen Au1, Sraavan Mundlapudi1, Kejian Shi1, Weiyu Leng2 B-250dB FoM
ISSCC 2022Session 23Clocking & PLLs
A 2.6-to-4.1GHz Fractional-N Digital PLL Based on a TimeMode Arithmetic Unit Achieving -249.4dB FoM and -59dBc Fractional Spurs
Zhong Gao1, Jingchu He1, Martin Fritz2, Jiang Gong1, Yiyu Shen1, Zhirui Zong1,
该论文提出了一种基于时间模式算术单元的分数-N数字锁相环，通过精确抵消预测的瞬时时间偏移来最小化相位检测器输入范围，从而改善线性度和抑制噪声。芯片在2.6-4.1GHz频率范围内实现了-249.4dB FoM和-59dBc分数杂散性能。
▸提出时间模式算术单元，能够预测并抵消瞬时时间偏移，显著减小相位检测器输入范围。
▸通过最小化相位检测器输入范围，提高了线性度和相位检测器增益，抑制了后续环路组件的噪声贡献。
-249.4dB FoM, -59dBc fractional spur at 2.6-4.1GHz
ISSCC 2022Session 23Clocking & PLLs
A 188fsrms-Jitter and –243dB-FoMjitter 5.2GHz-Ring-DCO-Based Fractional-N Digital PLL with a 1/8 DTC-Range-Reduction Technique Using a Quadruple-Timing-Margin Phase Selector
Chanwoong Hwang*, Hangi Park*, Taeho Seong, Jaehyouk Choi
该论文提出了一种基于环形DCO的5.2GHz分数N数字PLL，通过1/8 DTC范围缩减技术实现了188fsrms的低抖动和-243dB的FoMjitter，解决了环形振荡器高抖动的问题。
▸提出1/8 DTC范围缩减技术，有效降低DTC的非线性影响，提升抖动性能
▸基于环形DCO实现低抖动分数N数字PLL，达到与LC-PLL相当的FoM
KAIST, Daejeon, Korea188fsrms jitter, -243dB FoMjitter, 5.2GHz
ISSCC 2022Session 23Clocking & PLLs
A Cascaded PLL (LC-PLL + RO-PLL) with a Programmable Double Realignment Achieving 204fs Integrated Jitter (100kHz to 100MHz) and -72dB Reference Spur
Tsung-Hsien Tsai1, Ruey-Bin Sheen1, Sheng-Yun Hsu1, Ya-Tin Chang1,
本文提出一种级联PLL架构，由第一级LC-PLL和第二级RO-PLL组成，并采用可编程双对齐技术，实现了204fs的积分抖动（100kHz至100MHz）。该设计有效抑制了带内相位噪声，解决了传统PLL在大分频比下抖动恶化的问题。
▸提出LC-PLL与RO-PLL级联架构，结合两阶段优势实现低抖动。
▸引入可编程双对齐技术，进一步优化相位噪声并提高系统灵活性。
Chih-Hsien Chang1, Robert Bogdan Staszewski2 TSMC, Hsinchu, 204fs integrated jitter (100kHz to 100MHz)
ISSCC 2022Session 17Wireline I/O
A 480-Multiplication-Factor 13.2-to-17.3GHz Sub-Sampling PLL Achieving 6.6mW Power and -248.1dB FoM Using a Proportionally Divided Charge Pump
Luya Zhang, Ali Niknejad
本文提出了一种具有480倍乘法因子的13.2-17.3GHz子采样锁相环（PLL），在仅6.6mW功耗下实现了-248.1dB的FoM。该设计通过优化子采样结构和比例路径，有效解决了大乘法因子下高频频率合成器的相位噪声与功耗挑战。
▸提出一种480倍高乘法因子的子采样PLL架构，在降低功耗的同时保持了低相位噪声性能。
▸设计优化的比例路径，使得在13.2-17.3GHz范围内实现-248.1dB的优异FoM，显著优于传统级联PLL方案。
University of California, Berkeley, CA480倍乘法因子, 13.2-17.3GHz, 6.6mW功耗, -248.1dB FoM
ISSCC 2022Session 17Wireline I/O
A 56GHz 23mW Fractional-N PLL with 110fs Jitter
Yu Zhao, Onur Memioglu, Behzad Razavi
该论文提出一种56GHz分数-N锁相环（PLL），适用于224Gb/s PAM-4多通道发射器，在每通道内实现紧凑低功耗时钟生成。通过优化架构和电路设计，在23mW功耗下实现110fs均方根抖动，满足高速链路对低抖动和分数-N操作的需求。
▸采用分数-N架构以适应不同晶振频率，同时避免多通道间56GHz时钟的远距离传输，降低系统复杂度。
▸通过低功耗设计技术和紧凑版图，在23mW功耗下实现110fs的超低抖动，满足PAM-4符号周期8.93ps的严格抖动要求。
University of California, Los Angeles, CA110fs jitter @ 56GHz, 23mW功率, 分数-N操作
ISSCC 2021Session 32Clocking & PLLs
A 32kHz-Reference 2.4GHz Fractional-N Oversampling PLL with 200kHz Loop Bandwidth
Junjun Qiu, Zheng Sun, Bangan Liu, Wenqian Wang, Dingxin Xu, Hans Herdian,
本文提出了一种采用32kHz参考频率的分数-N过采样锁相环(OSPLL)，通过DAC和DTC辅助技术实现200kHz环路带宽和5.79ps rms抖动，解决了传统32kHz参考PLL因窄环路带宽而导致的抖动性能下降问题。
▸采用DAC和DTC辅助的过采样架构，使得PLL能够以32kHz参考频率实现200kHz的高环路带宽，突破了传统限制。
▸通过过采样技术，在不增加参考频率的情况下显著提升PLL的带宽和抖动性能。
Hongye Huang, Yuncheng Zhang, Yun Wang, Atsushi Shirane, Ken200kHz loop bandwidth, 5.79ps rms jitter
ISSCC 2021Session 32Clocking & PLLs
A K-Band 12.1-to-16.6GHz Subsampling ADPLL with 47.3fsrms Jitter Based on a Stochastic Flash TDC and Coupled Dual-Core DCO in 16nm FinFET CMOS
Edwin Thaller1, Run Levinger2, Evgeny Shumaker2, Aryeh Farber2,
本文提出了一种K波段12.1-16.6GHz子采样全数字锁相环（ADPLL），采用随机闪存时间数字转换器（TDC）和耦合双核DCO，实现了47.3fsrms的极低抖动，旨在满足大规模MIMO和数字波束成形等复杂远程射频头端的需求。
▸采用随机闪存TDC实现高分辨率时间量化，降低量化噪声。
▸通过耦合双核DCO结构改善相位噪声和调谐范围。
47.3fsrms抖动，12.1-16.6GHz频率范围
ISSCC 2021Session 32Clocking & PLLs
A 24GHz Self-Calibrated ADPLL-Based FMCW Synthesizer with 0.01% rms Frequency Error Under 3.2GHz Chirp Bandwidth and 320MHz/µs Slope
Zhengkun Shen1, Haoyun Jiang1, Fan Yang1, Yixiao Wang2, Zherui Zhang1,
本文提出了一种基于ADPLL的24GHz自校准FMCW合成器，解决了宽频带多bank DCO的1/√LC非线性和频带重叠导致的频率不连续问题，实现了3.2GHz chirp带宽下0.01% rms频率误差。
▸提出自校准技术补偿DCO的非线性，提高频率线性度
▸采用ADPLL架构实现快速、高线性度的锯齿波合成
Junhua Liu1, Huailin Liao1 Peking University, Beijing, China0.01% rms frequency error @ 3.2GHz chirp bandwidth
ISSCC 2021Session 32Clocking & PLLs
A 104fsrms-Jitter and −61dBc-Fractional Spur 15GHz Fractional-N Subsampling PLL Using a Voltage-Domain Quantization-Error Cancelation Technique
Juyeop Kim*1, Yongwoo Jo*1, Younghyun Lim*2, Taeho Seong2, Hangi Park1,
该论文提出了一种15GHz分数N子采样锁相环(SSPLL)，采用电压域量化误差消除技术解决了子采样锁相环因高增益采样导致的分数分辨率难题，实现了104fsrms的抖动和-61dBc的分数杂散。
▸提出电压域量化误差消除技术，使得子采样锁相环能够实现分数N操作而不牺牲线性范围。
▸通过创新的电路设计，在15GHz载波频率下同时实现了超低抖动和低分数杂散。
Seyeon Yoo1, Yongsun Lee3, Seojin Choi1, Jaehyouk Choi1 KAIS104fsrms抖动, -61dBc分数杂散, 15GHz载波
ISSCC 2021Session 32Clocking & PLLs
A 12.9-to-15.1GHz Digital PLL Based on a Bang-Bang Phase Detector with Adaptively Optimized Noise Shaping Achieving 107.6fs Integrated Jitter
Mario Mercandelli*1, Alessio Santiccioli*1, Simone Mattia Dartizio*1,
该论文提出了一种12.9-15.1GHz的数字锁相环（DPLL），采用bang-bang鉴相器并引入自适应优化噪声整形技术，有效抑制了量化噪声和极限环效应，实现了低抖动高性能频率合成。
▸提出自适应优化噪声整形（ASC）方法，通过监视自相关函数符号自动调节延迟量，使S-BBPD工作在最佳噪声整形状态，避免参数失配。
▸在宽带DPLL中首次实现bang-bang鉴相器与自适应噪声整形的结合，在12.9-15.1GHz频段内同时实现低带内噪声和快速锁定。
Abanob Shehata1, Francesco Tesolin1, Saleh Karman1, Luca Ber107（可能为FOM值，单位dBc/Hz或fs，具体未明确）
ISSCC 2021Session 32Clocking & PLLs14nm
A 14nm Analog Sampling Fractional-N PLL with a Digital-toTime Converter Range-Reduction Technique Achieving 80fs Integrated Jitter and 93fs at Near-Integer Channels
Wanghua Wu1, Chih-Wei Yao1, Chengkai Guo1, Pei-Yuan Chiang1,
该论文提出了一种采用模拟采样技术的14nm分数-N锁相环，通过数字-时间转换器范围缩减技术，实现了80fs的积分抖动，解决了DTC需要同时实现高分辨率和宽延迟范围的挑战。
▸提出数字-时间转换器范围缩减技术，降低DTC设计难度。
▸采用模拟采样鉴相器，实现低抖动分数-N合成。
Pak-Kim Lau1, Lei Chen1, Sang Won Son1, Thomas Byunghak Cho280fs integrated jitter
ISSCC 2021Session 32Clocking & PLLs
A 365fsrms-Jitter and −63dBc-Fractional Spur 5.3GHz-RingDCO-Based Fractional-N DPLL Using a DTC Second/ThirdOrder Nonlinearity Cancelation and a Probability-DensityShaping ΔΣM
Hangi Park*1, Chanwoong Hwang*1, Taeho Seong*1,2, Yongsun Lee3, Jaehyouk Choi1
本文提出了一种基于环形DCO的分数-N数字PLL，利用数字时间转换器（DTC）的二阶/三阶非线性补偿技术，有效抑制了由DTC非线性引起的分数杂散，实现了365fsrms的低抖动和-63dBc的分数杂散性能，适用于5G通信中的高频调制需求。
▸提出了一种针对DTC二阶和三阶非线性的补偿技术，大幅降低分数杂散。
▸采用环形DCO实现了5.3GHz的低抖动输出，满足256-QAM等高阶调制要求。
KAIST, Daejeon, Korea Ulsan National Institute of Science an365fsrms jitter, -63dBc fractional spur, 5.3GHz carrier
ISSCC 2021Session 13Quantum & Photonics40nm CMOS
A Fully-Integrated 40-nm 5-6.5 GHz Cryo-CMOS System-onChip with I/Q Receiver and Frequency Synthesizer for Scalable Multiplexed Readout of Quantum Dots
Andrea Ruffino*1, Yatao Peng*1, Tsung-Yeh Yang2, John Michniewicz3,
该论文提出了一款全集成40nm低温CMOS（Cryo-CMOS）片上系统，包含I/Q接收机和频率合成器，用于可扩展的量子计算应用。芯片通过片上PLL和VCO产生本振信号，支持5-6.5GHz频率范围，实现了低温环境下的高性能信号处理。
▸首次在40nm CMOS工艺上实现了全集成Cryo-CMOS SoC，集成I/Q接收机和频率合成器，适用于量子计算系统。
▸采用12.8GHz LC VCO搭配可编程分频器，实现宽调谐范围（10.5-16.5GHz），通过二分频产生6.4GHz正交本振信号，支持5.25-8.25GHz调谐。
Miguel Fernando Gonzalez-Zalba2,4, Edoardo Charbon1 EPFL, Ne
ISSCC 2020Session 30Wireless
A Crystal-Less BLE Transmitter with -86dBm FrequencyHopping Back-Channel WRX and Over-the-Air Clock Recovery from a GFSK-Modulated BLE Packet packet, meaning the TX LO is ready before the end of the ADV event. 8MHz also relaxes the required BPF center frequency and quality factor. Using two LOs allows for receiving and transmitting on different BLE channels and for optimizing each PLL controller.
Abdullah Alghaihab1, Xing Chen1, Yao Shi1, Daniel S. Truesdell2,
本文提出了一种无晶振的BLE发射器，通过从GFSK信号中恢复时钟，省去了外部晶振。同时集成了跳频反向通道唤醒接收机（WRX），实现了-86dBm的高灵敏度，并利用APU校准PLL以消除GFSK调制影响。
▸首次实现无晶振BLE发射器，通过从GFSK调制信号中恢复参考时钟，降低系统成本和体积。
▸提出跳频反向通道WRX架构，在低功耗下实现-86dBm灵敏度，支持BLE唤醒功能。
-86dBm (跳频反向通道灵敏度)
ISSCC 2020Session 25Digital Circuits
A 5.25GHz Subsampling PLL with a VCO-Phase-Noise Suppression Technique are generated from the reference frequency, to perform a frequency-shaping SSPD, the associated switch size needs to be minimized to avoid additional spurs at the output.
Hsiu-Hsien Ting, Tai-Cheng Lee, Figure 25.6.3 shows the linear model and open-loop gain comparison. The openloop gain of
These PLLs exhibit features like small area, large tuning range, and multiple output phases. However, their jitter performance is worse than that in LC-oscillator-based PLLs. Although a wider PLL band
National Taiwan University, Taipei, Taiwan Ring-oscillator (
ISSCC 2020Session 19Quantum & Photonics
A 200dB FoM 4-to-5GHz Cryogenic Oscillator with an Automatic Common-Mode Resonance Calibration for Quantum Computing Applications
Jiang Gong1, Yue Chen1, Fabio Sebastiano1, Edoardo Charbon2,3, Masoud Babaie1
该论文提出了一种用于量子计算的低温振荡器，在4-5GHz频率下实现了200dB的FoM。通过自动共模谐振校准技术，解决了低温下晶体管1/f噪声恶化导致的相位噪声问题。
▸提出自动共模谐振校准技术，动态调整振荡器共模谐振频率以抑制低温下增强的1/f噪声
▸在4-5GHz频率范围内实现200dB FoM，满足量子计算PLL的相位噪声要求（<1.9kHzrms）
Delft University of Technology, Delft, The Netherlands EPFL,200dB FoM @ 4-5GHz
ISSCC 2020Session 17Clocking & PLLs
A 12mW 10GHz FMCW PLL Based on an Integrating DAC with 90kHz rms Frequency Error for 23MHz/µs Slope and 1.2GHz Chirp Bandwidth
Pratap Tumkur Renukaswamy1,2, Nereo Markulic1, Sehoon Park1,2,
该论文提出了一种基于积分型DAC的FMCW锁相环，用于快速锯齿波调频连续波雷达，解决了传统PLL带宽限制导致的线性度问题，实现了10GHz载波、1.2GHz带宽和23MHz/μs斜率下的90kHz rms频率误差，功耗仅12mW。
▸采用积分型DAC替代传统电荷泵，实现高线性度快速调频，克服PLL带宽限制。
▸通过两点调制方案，在低功耗下实现大带宽、高斜率FMCW信号合成。
Anirudh Kankuppe1,2, Qixian Shi 1, Piet Wambacq1,2, Jan Cran12mW功耗, 10GHz载波, 90kHz rms频率误差, 23MHz/μs斜率, 1.2GHz chirp带宽
ISSCC 2020Session 17Clocking & PLLs
A 21.7-to-26.5GHz Charge-Sharing Locking Quadrature PLL with Implicit Digital Frequency-Tracking Loop Achieving 75fs Jitter and -250dB FoM
Yizhe Hu1, Xi Chen1, Teerachot Siriburanon1, Jianglin Du1, Zhong Gao1,
该论文提出了一种21.7-26.5GHz的电荷共享锁定正交PLL，通过隐式数字频率跟踪环路实现低抖动。解决了传统亚采样PLL和注入锁定PLL在毫米波频段功耗高、面积大的问题。
▸采用电荷共享锁定技术替代传统亚采样或注入锁定，降低功耗和面积。
▸引入隐式数字频率跟踪环路，无需额外模拟环路滤波器，实现75fs超低抖动。
Vivek Govindaraj1, Anding Zhu1, Robert Bogdan Staszewski1,2 75fs抖动
ISSCC 2020Session 17Clocking & PLLs
A 12.5GHz Fractional-N Type-I Sampling PLL Achieving 58fs Integrated Jitter
Mario Mercandelli1, Alessio Santiccioli1, Angelo Parisi1, Luca Bertulessi1,
该论文提出了一种12.5GHz分数-N类型-I采样PLL，通过采用采样技术实现了58fs的集成抖动，解决了传统模拟PLL中大型模拟滤波器难以在纳米级CMOS工艺中缩放的问题，同时避免了数字PLL中时间数字转换器的量化噪声。
▸提出了一种类型-I采样PLL架构，利用采样技术实现低抖动和分数-N频率合成。
▸通过优化环路设计和噪声抑制技术，在12.5GHz输出频率下实现了58fs的集成抖动，满足5G毫米波收发器对低抖动时钟的需求。
Dmytro Cherniak2, Andrea Leonardo Lacaita1, Carlo Samori1, S58fs integrated jitter @ 12.5GHz
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