ISSCC 2009Session 4Data Converters0.13µm CMOS
该论文提出一个基于0.13μm CMOS工艺的600MS/s ADC阵列，通过自适应数字均衡技术实现超过60dB SFDR，同时功耗仅30mW。解决了高速交织ADC中通道失配引起的SFDR下降问题。
▸采用自适应数字均衡技术动态校正通道失配，无需额外模拟校准回路。
▸利用伪差分顶板采样器和虚设开关/复制阱偏置技术提升前端THA线性度至8位以上。
ISSCC 2009Session 4Data Converters65nm CMOS
该论文提出了一种5位800MS/s的异步二进制搜索ADC，采用65nm CMOS工艺，功耗仅2mW。它解决了传统flash ADC功耗大、面积大和SAR ADC转换速度慢的问题，实现了高速低功耗的模数转换。
▸提出异步二进制搜索结构，结合了SAR的低功耗和flash的高速，单周期内完成所有比较。
▸采用异步控制逻辑，无需高速时钟，降低功耗和设计复杂度。
ISSCC 2009Session 4Data Converters
该论文提出了一种1.8V、1.0GS/s、10位自校准统一折叠插值ADC，通过嵌入比较器并利用自校准技术校正前级判决，实现了9.1 ENOB的奈奎斯特频率性能，同时减少了比较器数量并抑制了闪烁码。
▸采用统一折叠插值架构，通过嵌入比较器减少比较器数量（10位设计仅需20个比较器）。
▸引入自校准技术，利用后级增益校正前级判决，改善差分线性并完全抑制闪烁码。
ISSCC 2009Session 4Data Converters45nm LP CMOS
该论文提出了一种在45nm LP数字CMOS工艺下实现的1.1V、50mW、2.5GS/s、7位时间交织C-2C SAR ADC，解决了高速通信系统中低功耗、高采样率ADC的设计挑战。通过时间交织结构和C-2C电容阵列，实现了高能效和高速度的模数转换。
▸采用时间交织C-2C SAR架构，在低功耗数字CMOS工艺中实现2.5GS/s的高速采样。
▸利用金属指状电容（MFC）的匹配和密度优势，提升ADC的线性度和能效。
ISSCC 2009Session 4Data Converters65nm CMOS
该论文提出了一款采用65nm CMOS工艺实现的12位2.9GS/s电流舵数模转换器(DAC)，其在1GHz以上频率实现了IM3<-60dBc，同时驱动50Ω负载并输出2.5Vpp差分摆幅，功耗仅为188mW。解决了高速DAC在高频下线性度与功耗的平衡问题。
▸通过创新的电流源开关架构，在65nm CMOS工艺下实现了2.9GS/s的高采样率与超过1GHz的低IM3失真。
▸在保持高输出摆幅(2.5Vpp-diff)和低功耗(188mW)的同时，实现了60dB以上的SFDR(在2.9GS/s且>340MHz频率下)。
ISSCC 2008Session 30Data Converters
该论文提出了一种高度数字化的闪存型ADC架构，能够在0.2V至0.9V的宽电源电压范围内工作，适用于能量受限的微传感器无线网络和植入式生物医学设备。通过引入比较器冗余技术，解决了低电压下器件泄漏和失配问题，实现了低功耗、高能效的模数转换。
▸提出了一种高度数字化的闪存型ADC架构，兼容先进CMOS工艺，支持从亚阈值区（200mV）到近阈值区（900mV）的宽电压工作。
▸采用比较器冗余技术，有效缓解了低电压下器件泄漏和失配对ADC性能的影响，提高了低电压下的转换精度。
ISSCC 2008Session 30Data Converters90nm CMOS
本文提出一种在90nm CMOS工艺下实现的300MS/s 8位子区式ADC，通过采用分裂负载插值放大器（SLA）阵列，将并行预放大器和比较器数量减半，从而将面积和功耗降低一半，解决了传统子区式ADC中大量并行连接造成的瓶颈问题。
▸提出分裂负载插值放大器（SLA）作为预放大器，通过创新的负载分配和插值技术，减少并行路径数量。
▸在保持8位精度的同时，将预放大器和比较器数量减半，显著降低芯片面积和功耗。
ISSCC 2008Session 30Data Converters
该论文提出了一种无时钟的ADC/DSP/DAC系统，通过消除采样和时钟信号，实现了无混叠、无杂散频率且功耗随输入活动动态降低的特性，适用于助听器等便携实时应用。该系统是首个实现连续时间数字信号处理的尝试。
▸提出无时钟架构，消除采样和时钟，避免了传统DSP中的混叠和时钟相关杂散频率。
▸实现活动相关功耗，输入活动减小时功耗自动降低，适合便携应用。
ISSCC 2008Session 30Data Converters90nm CMOS
该论文提出了一种基于局部无源插值的高分辨率时间-数字转换器(TDC)，在90nm CMOS工艺下实现了4.7ps分辨率、0.7-LSB单次精度和19pJ/转换的低功耗。解决了传统Vernier TDC延迟线过长的问题，适用于时间飞行测量、抖动测试等应用。
▸采用局部无源插值技术实现亚门级延迟分辨率，避免了长延迟线带来的面积和功耗开销。
▸通过单次精度0.7-LSB和19pJ/转换的低功耗，实现了高性能与低能耗的平衡。
ISSCC 2008Session 30Data Converters65nm CMOS
该论文提出了一种在65nm CMOS工艺下、1V供电、11位200MS/s的流水线ADC，采用数字后台校准技术来解决低电压下高增益运放设计困难的问题。通过校准技术，有效克服了先进纳米工艺中增益不足和电容失配的限制。
▸采用数字后台校准技术，无需中断正常转换即可校正增益误差和电容失配。
▸在65nm低电压CMOS工艺下实现了11位200MS/s的高性能流水线ADC。
ISSCC 2008Session 30Data Converters90nm CMOS
本文提出了一款采用90nm CMOS工艺实现的24GS/s、6位分辨率模数转换器（ADC），用于支持10-40Gb/s光通信系统中的DSP均衡。该ADC在保持低功耗的同时实现了高速采样，解决了现有InP和BiCMOS工艺中分辨率与速度的折衷问题。
▸采用时间交织（time-interleaved）架构，通过16个子ADC并行工作实现24GS/s的采样率。
▸在90nm CMOS工艺中实现了6位精度，同时保持低功耗和较小的芯片面积。
ISSCC 2008Session 30Data Converters0.13µm CMOS
该论文提出了一种采用2位/步逐次逼近寄存器（SAR）架构的6位1.25GS/s模数转换器（ADC），在0.13µm CMOS工艺中实现了32mW的低功耗。通过利用高速数字逻辑和高度匹配的小电容器，解决了传统闪存型ADC在高速应用中功耗过高的问题。
▸采用2位/步的SAR架构，提高了转换速率并降低了功率消耗。
▸利用高速数字逻辑和高度匹配的小电容器设计，实现了低功耗高性能的ADC。
ISSCC 2008Session 30Data Converters0.18µm CMOS
本文提出一种利用相关电平移位（CLS）技术，在仅30dB环路增益的运放下实现超过60dB真轨到轨性能的方法，解决了低电源电压下运放增益不足和输出摆幅受限的问题。
▸提出相关电平移位技术，在不使用共源共栅器件的情况下显著提升运放有效增益和输出摆幅。
▸在0.18µm工艺下，仅用30dB环路增益的运放实现了超过60dB的轨到轨性能，突破了传统低电压设计限制。
ISSCC 2008Session 27Data Converters45nm CMOS
该论文介绍了一种用于语音编码的连续时间ΔΣ ADC，在45nm CMOS工艺下实现了92dB动态范围。论文重点分析了45nm工艺中闪烁噪声、匹配和失调等模拟设计关键参数，并利用多比特连续时间ΔΣ ADC的电流舵DAC来分离器件非理想性。
▸在45nm CMOS工艺中针对语音编码应用设计了连续时间ΔΣ ADC，实现了高动态范围。
▸深入分析了先进工艺中闪烁噪声、匹配和失调对模拟设计的影响，并通过多比特调制器架构有效分离这些非理想因素。
ISSCC 2008Session 27Data Converters65nm CMOS
该论文提出了一种基于脉冲注入的自动调谐技术，用于补偿连续时间ΔΣ调制器中RC和C/Gm工艺角变化导致的滤波时间常数不准确问题。采用65nm CMOS工艺实现了一个81dB动态范围、8MHz带宽的连续时间ΔΣ调制器。
▸提出利用脉冲注入进行自动调谐，无需额外校准电路，有效补偿工艺变化对RC和C/Gm的影响。
▸在65nm CMOS低功耗工艺中实现了高达81dB DR和8MHz BW的连续时间ΔΣ调制器，适合无线SoC应用。
ISSCC 2008Session 27Data Converters
本文提出一款连续时间ΔΣ调制器，在10MHz带宽内实现87dB动态范围和-91dBc互调失真，功耗仅100mW。针对宽带高动态范围ADC的需求，该调制器利用电阻输入简化驱动，并提供固有抗混叠滤波，解决了传统流水线ADC需要复杂输入缓冲和抗混叠滤波器的问题。
▸在CMOS工艺中实现10MHz带宽的连续时间ΔΣ调制器，同时达到87dB动态范围和-91dBc的低互调失真，显著优于同类设计。
▸通过优化环路滤波器和量化器设计，在100mW低功耗下实现接近90dB的SFDR，满足无线通信系统对高线性度的要求。
ISSCC 2008Session 27Data Converters
本论文提出一种用于802.11n/WiMAX接收机的28mW频谱感知可重构离散时间ΔΣ ADC，通过可重构调制器阶数在恒定采样率下优化信噪比，替代了复杂的模拟基带电路，实现了20MHz带宽下72dB SNR和70dB SNDR。
▸提出用可重构调制器阶数（4种模式）替代复杂模拟基带电路，根据信号和带外阻塞功率动态优化SNR。
▸集成5位flash ADC作为转换器前端，实现频谱感知功能。
ISSCC 2008Session 27Data Converters
该论文提出了一种基于噪声耦合和时间交错技术的ΔΣ ADC，在4.2MHz带宽内实现了-98dB THD和79dB SNDR，解决了宽带高分辨率ADC的功耗效率问题。通过噪声耦合增强噪声整形效果，时间交错提高采样率，实现了低功耗高性能。
▸提出了噪声耦合结构，在不增加阶数的情况下增强噪声整形效果，降低带内噪声。
▸结合时间交错技术，有效提高整体采样速率，同时保持高分辨率。
ISSCC 2008Session 27Data Converters
本文提出了一种基于反相器的混合ΣΔ调制器，利用数字电路在先进CMOS工艺下的小面积和低功耗优势，替代传统模拟调制器，以缓解模拟设计困难的问题。
▸采用反相器作为关键构建模块，实现ΣΔ调制器的混合架构。
▸通过数字电路代替模拟功能，适应工艺缩放带来的低电压和早期效应挑战。
ISSCC 2008Session 27Data Converters
本文提出了一种采用Class-C反相器的音频ΔΣ调制器，能够在0.7V低电压下实现36µW超低功耗和85dB动态范围，解决了传统OTA在超深亚微米工艺中受阈值电压限制难以低电压工作的问题。
▸提出使用Class-C反相器替代传统OTA作为关键构建模块，实现低电压下高效工作。
▸在0.7V供电下实现了36µW的极低功耗和85dB的动态范围，满足便携式音频系统需求。
ISSCC 2008Session 27Data Converters
本文提出一种采用三电平（+1, 0, -1）电流导引单元架构的过采样音频DAC，通过动态元素匹配（DEM）技术实现108dB SNR和1.1mW的低功耗性能。相比传统两电平单元，三电平架构在零状态时断开单元，消除其热噪声贡献，降低了功耗并提高了信噪比。
▸提出三电平电流导引单元架构，在零状态时断开单元，减少热噪声和功耗。
▸采用三电平动态元素匹配（DEM）技术，改善线性度并降低失配影响。
ISSCC 2008Session 12Data Converters90nm CMOS
该论文提出了一种工作在90nm数字CMOS工艺下的5位1.75GS/s折叠闪存ADC，总功耗仅2.2mW。通过采用折叠技术有效减少了比较器数量，从而在保持高速性能的同时显著降低了功耗，适用于UWB等无线接收器中的高速低分辨率转换需求。
▸采用折叠架构替代传统全闪存，大幅减少比较器数量，从而在90nm工艺下实现极低功耗（2.2mW）和高速（1.75GS/s）的折中。
▸结合折叠与闪存子转换器设计，优化了输入带宽和采样速率，并保持了5位分辨率所需的线性度。
ISSCC 2008Session 12Data Converters65nm CMOS
该论文实现了一款1.2V供电、4.5mW功耗的10位100MS/s流水线ADC，采用65nm CMOS工艺，适用于WiFi/WiMAX等宽带无线应用，解决了低电压下高精度低功耗转换的难题。
▸在65nm CMOS工艺中采用1.2V低电压设计，实现了100MS/s采样率和10位分辨率，功耗仅4.5mW
▸通过优化流水线级架构和低功耗电路技术（如动态比较器、低摆幅放大器），在保持精度的同时显著降低功耗
ISSCC 2008Session 12Data Converters
提出一种14位100MS/s流水线ADC，通过合并有源采样保持器（S/H）与第一级MDAC来消除显式有源S/H，从而降低功耗。解决了传统无S/H架构在高速下需增加功耗的缺点，实现了低功耗高速转换。
▸合并有源S/H和第一MDAC，消除独立有源S/H，减少功耗。
▸通过优化时序和电路结构，克服无S/H架构在高速下的限制，保持高分辨率。
ISSCC 2008Session 12Data Converters
该论文提出了一种采用时域比较器的1V供电、3.8µW功耗、100kS/s采样率的逐次逼近型模数转换器（SAR ADC），实现了9.4位有效位数（ENOB），解决了低功耗传感器系统中高能效模数转换的需求。
▸采用时域比较器替代传统电压比较器，通过时间差检测实现低电压低功耗比较。
▸在亚阈值区操作晶体管，利用恒定功耗与单位增益频率比特性优化能效。
ISSCC 2008Session 12Data Converters
该论文提出了一种用于能量采集系统的低功耗10位1MS/s逐次逼近型ADC，采用电荷再分配DAC、动态两级比较器和延迟线控制器，实现了无静态偏置电流且功耗与采样率成正比。其功耗仅为1.9µW，品质因数达4.4fJ/conversion-step。
▸采用电荷再分配DAC代替传统电阻串DAC，消除了静态偏置电流，使功耗与采样率线性相关。
▸设计了一种动态两级比较器，仅在比较阶段消耗动态功耗，进一步降低整体功耗。
ISSCC 2008Session 12Data Converters90nm CMOS
该论文提出了一种采用比较器异步二进制搜索子ADC的两步7位ADC，在90nm数字CMOS工艺下实现了150MS/s的采样率，功耗仅133µW，解决了中高速、中低分辨率ADC能效提升的问题。
▸提出比较器异步二进制搜索（CABS）架构，通过异步比较器链实现快速逐次逼近，无需传统SAR逻辑和时钟控制，显著降低功耗。
▸采用两步转换结构，先进行1位粗比较和D/A转换，再进行6位CABS细转换，在保持高速的同时优化了能效。
ISSCC 2008Session 12Data Converters65nm CMOS
本文提出了一种高度交错的5位250MS/s ADC，采用36个时间交错SAR ADC通道和冗余通道策略，在65nm CMOS工艺下以800mV低电压运行，通过并行化提高能效并解决通道间时序偏差和良率问题。
▸利用时间交错和冗余通道技术，在5位分辨率下实现250MS/s采样率，通过通道间冗余提高良率并降低时序偏差影响。
▸在65nm CMOS工艺下采用800mV低电压供电，通过高度并行化提升能量效率，同时优化时钟分布开销。
ISSCC 2008Session 12Data Converters90nm CMOS
本文提出了一种在90nm数字CMOS工艺下实现的9位40MS/s噪声容忍动态SAR ADC，功耗仅为820µW。通过采用噪声容忍技术，有效解决了SAR ADC中比较器热噪声限制分辨率的问题，实现了高能效模数转换。
▸提出噪声容忍技术以降低比较器热噪声对SAR ADC分辨率的限制。
▸采用动态电路设计实现低功耗高性能的SAR ADC。
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