ISSCC 2012Session 8Data Converters
该论文提出了一种基于LC带通ΔΣ调制器的ADC，采用CMOS DACs，在20MHz带宽内实现了70dB SNDR。该设计避免了直接变频接收机中的IQ不平衡、二阶互调等问题，适用于低功耗IEEE 802.11n接收机，使用固定3.2GHz时钟和700-800MHz中频。
▸采用LC带通ΔΣ架构，结合CMOS DACs，在20MHz带宽内实现70dB SNDR，避免了传统直接变频接收机的性能退化。
▸使用固定3.2GHz时钟和整数N PLL，简化了LO生成，降低了功耗和相位噪声。
ISSCC 2012Session 27Data Converters0.13µm CMOS
本文提出了一种在0.13µm CMOS工艺下实现的两步流水线ADC，工作电压1.2V，采样率30MS/s，SNDR达到70.4dB。通过优化两级级联增益级的组合，显著降低了功耗，实现了31.3fJ/转换步的品质因数，解决了低功耗与高性能之间的矛盾。
▸通过改变两级级联增益级的增益组合来优化功耗，支持更低的电源电压操作。
▸在1.2V低电压下实现14位精度和30MS/s采样率，同时保持优异的能效。
ISSCC 2012Session 27Data Converters
本文提出了一种灵活分辨率和采样率的SAR ADC，可在7到10位分辨率以及0到4MS/s采样率范围内工作，并实现了6.5至16fJ/转换步的高能效。解决了传感器应用中不同精度和带宽需求下的功耗优化问题。
▸实现了分辨率和采样率的双重可扩展性，而传统设计通常只针对固定精度或单一采样率范围。
▸在保持高能效的同时提供灵活性，功率效率（6.5-16fJ/conversion-step）优于以往的可变分辨率ADC。
ISSCC 2012Session 27Data Converters
该论文提出了一种具有自适应动态范围的电流积分型SAR ADC，通过内置可变增益实现了0-80MS/s的采样率、10位分辨率和70dB动态范围，解决了传统电荷域SAR ADC中前置VGA的功耗瓶颈问题。
▸采用电流积分型SAR架构，将可变增益功能集成到ADC内部，消除了对独立VGA的需求，降低了系统功耗。
▸提出自适应动态范围技术，根据输入信号幅度动态调整积分时间，在保持高动态范围的同时优化了功耗。
ISSCC 2012Session 27Data Converters
该论文提出了一种噪声整形的逐次逼近（SAR）模数转换器（ADC），旨在提升高分辨率下的能效。通过采用噪声整形技术，在保持高采样率（90MS/s）的同时实现了62dB的SNDR和11MHz带宽，解决了传统SAR ADC在高分辨率时因比较器噪声和DAC精度导致的能效瓶颈。
▸首次将噪声整形技术应用于SAR ADC架构，通过环路滤波器实现量化噪声的整形，从而在不增加过多功耗的情况下提升有效分辨率。
▸采用动态比较器和简化的DAC设计，避免使用低噪声预放大器，降低了功耗和电路复杂度。
ISSCC 2012Session 27Data Converters40nm CMOS
本文提出了一种全动态、2倍交织的流水线SAR ADC，在40nm CMOS工艺下实现了1.7mW功耗、250MS/s采样率和9.5 ENOB，解决了高速高能效ADC的需求。
▸采用全动态电路设计，消除了静态功耗，实现极低功耗。
▸通过2倍交织和流水线SAR架构，在保持高能效的同时将采样率提升至250MS/s。
ISSCC 2012Session 27Data Converters
该论文提出了一种基于开关环形振荡器的高度数字化时间-数字转换器（TDC），实现了13位分辨率、315fsrms抖动、2mW功耗和500MS/s采样率，带宽为1MHz。解决了传统TDC分辨率受限于工艺门延迟以及流水线TDC中时间残差放大器非线性难以控制的问题。
▸采用开关环形振荡器结构，实现了高分辨率、低功耗的全数字TDC设计。
▸通过数字技术克服了传统TDC中模拟电路的非线性问题，提高了鲁棒性。
ISSCC 2012Session 27Data Converters
提出一种双路径流水线ADC架构，将残差放大分为粗放大和精放大两步，粗放大器产生大摆幅但精度低，精放大器补偿误差产生小摆幅输出，从而降低运放增益和速度要求，实现了5.37mW、10位、200MS/s的低功耗设计。
▸提出双路径残差放大方案，利用粗放大器与精放大器分离实现高精度放大，同时降低了对运放直流增益和速度的要求。
▸粗放大器采用低功耗开环结构产生大摆幅信号，精放大器仅需处理小摆幅误差，整体功耗显著降低。
ISSCC 2012Session 27Data Converters
该论文提出了环形放大器（Ring Amplifiers）用于开关电容电路，旨在解决传统放大器在功耗和复杂度上的瓶颈问题。通过引入新型放大器结构，提高了能效并简化了电路设计。
▸提出环形放大器结构，替代传统运算放大器用于开关电容电路，降低功耗和设计复杂度。
▸环形放大器通过级联反相器实现高增益和宽摆幅，同时保持低静态功耗。
ISSCC 2012Session 27Data Converters0.18μm CMOS
该论文提出了一款14位3/6GHz电流舵射频DAC，采用0.18μm CMOS工艺，在2.9GHz输出频率下实现了66dB的ACLR，解决了高速DAC在高频信号纯度方面的动态误差问题。
▸采用四开关架构以改善高频失真性能
▸实现了3/6GHz双速率操作，满足多载波、多频段、多标准无线电发射机需求
ISSCC 2011Session 27Data Converters45nm CMOS
该论文提出了一种采用码间干扰（ISI）整形算法的音频DAC，在45nm CMOS工艺中实现了108dB动态范围和120dB总谐波失真性能，输出电压为0.5Vrms。主要解决了多级DAC中动态误差源（如不对称开关、时钟歪斜和寄生记忆）导致的失真问题。
▸提出了一种码间干扰整形算法，有效补偿了DAC元件的动态误差，降低了失真。
▸结合精细分辨率量化技术，降低了带外噪声和对时钟抖动的敏感度，简化了模拟滤波。
ISSCC 2011Session 27Data Converters
该论文提出了一种连续时间多比特ΔΣ DAC，用于汽车和消费多通道24位音频系统。通过面积优化和低功耗设计，实现了120dB SNR和100dB THD+N，每通道功耗仅21.5mW。
▸采用连续时间多比特ΔΣ调制架构，在保持高动态范围的同时优化了芯片面积。
▸通过电路设计技巧在低功耗下实现120dB SNR和100dB THD+N的卓越线性度。
ISSCC 2011Session 27Data Converters
该论文提出了一种1.7mW、11位分辨率的1-1-1 MASH ΔΣ时间数字转换器(TDC)，采用基于松弛振荡器的结构。通过将参考电压与参考电流关联，使振荡器频率仅依赖于无源RC元件，从而显著提升了对工艺、电压和温度(PVT)变化的容忍性，并改善了级间匹配。
▸提出基于松弛振荡器的1-1-1 MASH ΔΣ TDC架构，在低功耗下实现高分辨率。
▸通过关联VREF和IREF使振荡器频率仅取决于RC无源器件，增强了PVT稳定性。
ISSCC 2011Session 27Data Converters
该论文提出了一种适用于高分辨率低功耗传感器系统的三阶ΔΣ调制器，通过单运算放大器架构和电阻分压DAC实现了84dB SNDR和100kHz带宽，功耗仅140µW。解决了电阻梯度误差和高阶失真问题，无需数字校准或动态元件匹配。
▸采用单运算放大器实现三阶ΔΣ调制器，显著降低功耗。
▸使用单个电阻分压器生成32个差分5位参考电压，并完全消除电阻梯度误差。
ISSCC 2011Session 27Data Converters
该论文提出了一种采用近阈值电压偏置CMOS反相器技术的开关电容ΔΣ调制器，在250mV超低电源电压下实现了7.5µW功耗和61dB SNDR，解决了低电压下模拟电路性能下降的问题，适用于无线功率传输和医疗便携系统。
▸提出近阈值电压偏置的CMOS反相器技术，使反相器在极低电压下仍能有效工作，作为运算放大器替代方案。
▸实现了250mV电源电压下61dB SNDR的ΔΣ调制器，功耗仅7.5µW，达到极低电压与低功耗的平衡。
ISSCC 2011Session 27Data Converters
本文提出了一种采用噪声整形双向单斜率量化器的三阶离散时间ΔΣ调制器。该结构结合了时间域量化和噪声整形技术，克服了VCO量化器的非线性问题以及传统时间域量化缺乏噪声整形的缺陷。
▸提出了一种噪声整形双向单斜率量化器，实现时间域量化与噪声整形的结合。
▸该量化器避免了VCO量化器的非线性行为，同时提供了额外的噪声整形，提升了调制器的能效和线性度。
ISSCC 2011Session 27Data Converters
提出了一种采用数字后台DAC线性化技术的连续时间ΔΣ调制器，在8mW功耗和50MS/s采样率下实现了81dB SFDR，解决了多比特DAC非线性问题。
▸提出数字后台DAC线性化技术，无需额外模拟校准即可校正多比特DAC的非线性
▸在8mW低功耗下实现50MS/s采样率和81dB SFDR，适用于宽带无线收发器
ISSCC 2011Session 27Data ConvertersCMOS（具体节点未明确）
该论文提出了一种高速连续时间ΔΣ ADC拓扑，通过吸收量化器输入电容引起的极点并利用本地反馈环路补偿量化器的过量延迟，实现了在GHz采样率下的高分辨率多比特ΔΣ ADC。该ADC的带宽比现有技术宽6倍，并在功耗效率上达到与先进流水线BiCMOS ADC相当的水平。
▸提出了一种吸收量化器输入电容引起的极点的拓扑结构，消除了其对高速性能的限制。
▸引入本地反馈环路补偿量化器的过量延迟，使多比特ΔΣ ADC能在GHz采样率下稳定工作。
ISSCC 2011Session 10Data Converters65nm CMOS
该论文实现了一款采用65nm CMOS工艺的56GS/s 6位电流舵数模转换器（DAC），并集成了256×6位片上存储器。针对光通信系统中高速DSP SoC集成的挑战，该DAC以低功耗小面积实现了超高采样率，解决了CMOS DAC此前速度受限的问题。
▸采用新型高速架构和电路技术，在65nm CMOS中实现了56GS/s的6位DAC，远超当时CMOS DAC的常规速度。
▸集成256×6位片上存储器，支持高数据率下的多通道并行操作，降低了系统接口复杂度。
ISSCC 2011Session 10Data Converters90nm CMOS
本文提出了一种12位1.25GS/s的电流舵DAC，采用90nm CMOS工艺，通过优化电流源结构和开关驱动技术，在高达500MHz输入频率下实现了超过70dB的无杂散动态范围（SFDR），有效解决了高频动态失真问题。
▸提出了一种高输出阻抗的电流源结构，改善了电流源匹配和静态线性度。
▸采用优化的开关驱动技术，减少了馈通和时钟馈通效应，显著提升了高频SFDR。
ISSCC 2011Session 10Data Converters
该论文提出了一种分辨率可重构的逐次逼近型模数转换器（SAR ADC），其功耗随分辨率和采样率动态缩放，适用于传感器网络和医疗监测等能量受限系统。通过自适应调整ADC性能以匹配信号需求，避免了不必要的功耗浪费，同时降低了系统复杂度和成本。
▸提出分辨率可重构的SAR ADC架构，支持5至10位分辨率动态调整，适应不同带宽和动态范围需求。
▸实现功耗随分辨率和采样率线性缩放，在0.4V至1V电源电压下保持高能效，显著提升能量效率。
ISSCC 2011Session 10Data Converters65nm CMOS
该论文提出了一种在65nm CMOS工艺下实现的8位400MS/s逐次逼近型模数转换器，采用2位/周期转换和电阻型DAC架构，以解决传统SAR ADC速度受限的问题，实现了高转换速率和低功耗。
▸采用2位/周期转换技术，通过插值采样减少转换周期数，提升转换速度。
▸使用电阻型DAC替代传统电容型DAC，降低功耗并提高线性度。
ISSCC 2011Session 10Data Converters
本文实现了一款16位80MS/s的流水线ADC，在100mW功耗下达到77.6dB SNR和95dBc SFDR（10MHz输入），采用动态电路技术显著降低功耗并提升性能。
▸采用动态比较器和动态放大器等电路技术，在保持高精度的同时大幅降低功耗。
▸通过优化的参考缓冲器和时钟电路设计，实现了低噪声和高线性度。
ISSCC 2011Session 10Data Converters40nm CMOS
本文提出了一种采用双残差架构的800MS/s 12位流水线ADC，在40nm CMOS工艺下实现了59dB峰值SNDR和105mW功耗，FOM为0.18pJ/转换步。该架构仅需校准MDAC放大器的失调电压，简化了校准算法。
▸采用双残差（dual-residue）流水线架构，仅需校准MDAC放大器的失调电压，大幅降低校准复杂度。
▸在40nm CMOS工艺下实现800MS/s采样率，同时保持0.18pJ/转换步的高能效。
ISSCC 2011Session 10Data ConvertersSiGe BiCMOS
本文提出了一种12位1GS/s的双路时间交织流水线ADC，采用SiGe BiCMOS工艺。通过模拟校准技术解决分支间失配问题，包括利用10位DAC调整时钟缓冲器电源来校正定时偏移，以及改变自举电路电源来调整带宽。
▸采用模拟校准技术分别调整定时偏移和带宽，通过改变电源电压控制时钟缓冲器传播延迟和自举电路导通电阻。
▸共享其他电路，仅输出射极跟随器(Q3)存在增益失配且无需校准，简化了设计。
ISSCC 2011Session 10Data Converters65nm CMOS
本文提出一款65nm CMOS工艺的64路时间交织10位ADC，采用分层交织架构和开环缓冲器阵列（前馈采样与反馈SAR模式），实现2.6GS/s采样率、48.5dB SNDR（奈奎斯特频率处），功耗仅480mW，解决了多通道电视频段数字化中低功耗高精度ADC的集成难题。
▸提出64路时间交织架构，结合分层交织与开环缓冲器阵列，在反馈SAR模式下实现前馈采样，降低功耗并提升线性度。
▸集成片上校准技术，补偿通道间失配，在2.6GS/s下达到48.5dB SNDR。
ISSCC 2010Session 21Data Converters65nm CMOS
该论文提出了一款在65nm CMOS工艺下实现的40GS/s 6位ADC，旨在满足100G光传输系统中对高速、低抖动采样的需求，解决了此前ADC采样率不足和采样抖动较大的问题。
▸采用时间交织架构，实现了40GS/s的超高采样率，同时保持6位分辨率。
▸通过优化时钟分配和降低采样抖动，提升了ADC在高速下的动态性能。
ISSCC 2010Session 21Data Converters90nm CMOS
本文实现了一种8位异步逐次逼近寄存器（SAR）模数转换器（ADC），采用90nm CMOS工艺，在10kS/s至10MS/s的采样率范围内达到30fJ/转换步的卓越能效。该设计基于电荷再分配DAC结构，解决了宽采样率范围内保持高能效的问题。
▸采用异步SAR架构，无需外部高速时钟，降低功耗并简化设计。
▸通过优化的开关电容网络和低功耗比较器，在0-10MS/s宽采样率范围内实现30fJ/转换步的极低能耗。
ISSCC 2010Session 21Data Converters
本文提出了一种10位100MS/s的逐次逼近寄存器（SAR）模数转换器（ADC），采用二进制缩放的误差补偿技术，通过三个补偿电容来容忍每个位周期至少12.5%的建立误差，从而在低功耗下实现高速高精度转换。
▸提出二进制缩放的误差补偿方法，利用三个补偿电容有效容忍位周期内的建立误差，提高ADC的鲁棒性。
▸通过优化电容阵列和补偿电容的尺寸，在保持低功耗（1.13mW）的同时实现100MS/s的采样率。
ISSCC 2010Session 21Data Converters
提出一种10位50MS/s的SAR ADC，通过片上数字校准技术解决分裂电容DAC的电容失配问题，实现820µW的低功耗。该ADC无需内部时钟发生器，利用数字校准提高精度并简化设计。
▸采用片上数字校准技术，自动校正分裂电容DAC的失配误差，提升转换精度和良率。
▸通过优化SAR逻辑和时钟方案，无需外部高速时钟或内部时钟发生器，降低系统复杂度和功耗。
ISSCC 2010Session 21Data Converters65nm CMOS
本文提出一种65nm CMOS工艺下的流水线逐次逼近（Pipelined SAR）ADC，面积为0.06mm²，在40MS/s采样率下实现8.9位有效位数。通过结合流水线和SAR结构，解决了传统SAR ADC中电容阵列面积过大的问题。
▸采用流水线SAR架构，将高分辨率SAR分解为多级流水线，减少每级所需电容数量，从而显著缩小芯片面积。
▸通过优化电容阵列和电荷共享技术，在保持较小单位电容（10fF）的同时提高了有效位数，克服了小电容带来的匹配和噪声问题。
ISSCC 2010Session 21Data Converters65nm CMOS
该论文提出了一种12位22.5/45MS/s的SAR ADC，在0.059mm²的小面积和3.0mW的低功耗下实现了超过90dB的SFDR。通过优化开关逻辑和电容阵列，解决了高速高精度SAR ADC中功耗与面积之间的矛盾。
▸采用分段电容阵列和高效开关逻辑，在保持高线性度的同时显著降低功耗和面积。
▸通过动态比较器和数字校准技术，实现了超过90dB的SFDR，适用于高速高精度应用。
ISSCC 2010Session 21Data Converters
该论文提出了一种18位、12.5MHz采样率的逐次逼近ADC，实现了93dB的信噪比。通过增加开关实现自动调零，将第一级放大器的偏移和1/f噪声存储在级间电容上，并采用两级SAR架构（第一级确定10位，第二级输出9位范围）以放宽放大器增益和线性度要求，主要面向医疗成像应用。
▸采用自动调零技术，通过额外开关将第一级放大器的偏移和1/f噪声存储在级间电容上，消除其影响。
▸利用两级SAR架构，第一级确定10位，第二级仅需处理9位范围（允许1位重叠），显著降低了对第二级放大器的增益和线性度要求。
ISSCC 2010Session 16Data Converters45nm CMOS
该论文提出了一种在45nm CMOS工艺下实现的电流舵音频DAC，实现了110dB SNR和0.5mW的低功耗。通过提高调制器分辨率来降低带外噪声，从而减少对模拟后滤波器和时钟抖动的敏感度，实现低成本低功耗设计。
▸采用高分辨率调制器显著降低带外噪声，消除对昂贵模拟后滤波器的需求。
▸在45nm CMOS工艺下实现110dB SNR和0.5mW超低功耗的电流舵DAC架构。
ISSCC 2010Session 16Data Converters
该论文提出了一种混合CLS-Opamp/ZCBC架构的流水线ADC，利用仅300mV输出摆幅的运算放大器实现了1.4V的信号摆幅，解决了CMOS工艺缩放中电压余量和本征增益降低带来的设计难题。
▸创新性地将相关电平移位(CLS)技术与零交叉电路(ZCBC)混合，在低电压下获得大信号摆幅。
▸使用输出摆幅仅300mV的运算放大器，通过混合架构扩展至1.4V有效信号摆幅，降低了对高增益运放的依赖。
ISSCC 2010Session 16Data Converters
该论文提出了一种采用时间共享技术的10位100MS/s流水线ADC，仅消耗4.5mW功耗。通过时间共享MDAC中的运算放大器，有效减少了芯片面积和静态功耗，在保持中等速度和高分辨率的同时实现了低功耗设计。
▸提出时间共享技术，使多个流水线级共享同一个运算放大器，大幅降低功耗。
▸优化了MDAC的时序和电容匹配，确保在共享运放条件下仍能维持10位线性度。
ISSCC 2010Session 16Data Converters65nm LP CMOS
提出了一种主要由数字电路构成的连续时间ΔΣ调制器，消除了传统模拟积分器、反馈DAC等组件，且不需要低抖动时钟。在65nm LP CMOS工艺中实现了与先前ΔΣ调制器相当的性能，但面积显著减小。
▸提出了一种大部分由数字电路构成的连续时间ΔΣ调制器架构，避免使用模拟积分器、反馈DAC、比较器和参考电压。
▸性能主要取决于数字电路速度，无需低抖动时钟，特别适用于高速数字工艺。
ISSCC 2010Session 16Data Converters40nm CMOS
该论文提出了一种四通道交织的6位2.2GS/s流水线ADC，采用全动态流水线架构和折叠前端，在40nm CMOS工艺中实现极低功耗2.6mW。通过动态流水线减少输入电容并实现高速量化，同时折叠前端将所需校准工作量减半。
▸采用全动态流水线架构，实现超低功耗高速量化，且输入电容小。
▸提出折叠前端技术，对输入信号进行采样和整流，同时去除共模电压，有效降低校准复杂度。
ISSCC 2010Session 16Data Converters
该论文提出了一种16位100-160MS/s的SiGe BiCMOS流水线ADC，用于无线基站接收机。它解决了多载波GSM等应用对高分辨率、高采样率和高线性度ADC的需求，实现了100dBFS的SFDR和大于77dBFS的SNR。
▸采用SiGe BiCMOS工艺实现流水线ADC架构，在100-160MS/s采样率下达到16位精度和100dBFS SFDR，满足严苛的线性度要求。
▸针对无线基站接收机中复杂RF前端简化需求，优化了ADC的动态范围和噪声性能，支持多载波GSM等应用。
ISSCC 2010Session 16Data Converters
该论文提出了一款16位250MS/s的IF采样流水线模数转换器，通过背景校准技术校正残差放大器增益误差，解决了高分辨率、高采样率ADC在无线通信应用中IF采样时的性能问题。芯片集成了输入缓冲器，实现了良好的交流性能。
▸采用背景校准技术实时校正残差放大器增益误差，无需中断正常转换过程。
▸实现了16位分辨率下250MS/s的高采样率，并支持IF采样，适用于无线通信系统。
ISSCC 2009Session 9Data Converters90nm CMOS
该论文提出了一种基于90nm数字CMOS工艺的多速率级联离散时间Delta-Sigma调制器，通过重新配置采样频率和级联结构，实现了对GSM/Bluetooth/UMTS多标准的覆盖。在3.4至6.8mW的功耗范围内，动态范围为85至66dB，有效解决了多标准接收机中的功耗与性能折衷问题。
▸提出多速率可重构的级联离散时间Delta-Sigma调制器架构，通过改变采样频率适应不同通信标准。
▸采用动态再生锁存比较器和SR锁存器，优化了比较器输入信号处理，降低了功耗。
ISSCC 2009Session 9Data Converters
本文提出了一种基于多比特时域量化器和反馈元件的连续时间ΔΣ ADC，实现了20MHz带宽和68dB动态范围。该设计利用时域数字信号处理技术克服纳米CMOS工艺中模拟电路实现的挑战，适用于无线通信应用。
▸采用多比特时域量化器替代传统模拟量化器，利用时间数字信号处理技术提高性能
▸将时域反馈元件集成到ΔΣ调制器中，实现低功耗和小面积设计
ISSCC 2009Session 9Data Converters
该论文提出了一种1.2V供电、2MHz带宽的连续时间ΔΣ ADC，采用低延迟DEM技术解决传统CT ΔΣ ADC的时钟抖动敏感性和过量环路延迟问题，实现了-97.7dBc THD和80dB动态范围，面积仅0.084mm²。
▸采用低延迟DEM技术，有效减少量化器和DEM的延迟，解决过量环路延迟问题。
▸使用NRZ多比特DAC，通过增加DAC电平数来降低时钟抖动敏感性，在保证信噪比的同时提升性能。
ISSCC 2009Session 9Data Converters0.13µm CMOS
该论文提出了一种基于VCO的连续时间ΔΣ ADC，利用环形振荡器作为积分器和量化器，实现了78dB SNDR、20MHz带宽和87mW功耗。通过使用D触发器对VCO输出进行多比特量化，解决了传统量化器的偏移和亚稳态问题，并保证了单调性。
▸采用VCO作为积分器和量化器，利用环形振荡器的离散电平输出实现简单鲁棒的多比特量化。
▸量化器对D触发器电压偏移和亚稳态不敏感，具有保证的单调性。
ISSCC 2009Session 9Data Converters90nm CMOS
该论文提出了一种基于脉冲位置调制(PPM)的ADC架构，利用CMOS工艺缩放带来的时间分辨率优势，通过将输入信号转换为时间间隔来克服电压分辨率退化问题。在90nm数字CMOS工艺中实现了9位分辨率、14µW功耗和0.06mm²小面积。
▸首次提出基于PPM的ADC架构，利用时间域量化替代传统电压域量化，适应先进CMOS工艺的时间分辨率优势。
▸采用连续时间比较器和斜坡电压将输入信号转换为脉冲位置，实现低功耗小面积设计。
ISSCC 2009Session 9Data Converters
本文提出一种12位50MS/s的全差分零交叉电路（ZCBC）流水线ADC，无需共模反馈（CMFB）。该设计通过用电流源和零交叉检测器替代传统运放，解决了CMOS工艺缩放中增益和输出摆幅下降的挑战。
▸提出全差分零交叉电路架构，无需共模反馈，简化了设计并提高了鲁棒性。
▸利用电流源和零交叉检测器替代运放，改变了系统动态特性，适应先进CMOS工艺的低增益和低电源电压。
ISSCC 2009Session 9Data Converters0.18µm CMOS
本文提出了一种使用电容电荷泵替代传统运放的低功耗流水线ADC，在0.18µm CMOS工艺下实现了50MS/s采样率和58dB SNDR，功耗仅9.9mW。该设计解决了传统运放功耗高的问题，同时避免了复杂校准和单端结构的局限性。
▸采用电容电荷泵替代运放实现流水线级间增益，显著降低功耗。
▸实现了全差分结构，避免了单端或伪差分带来的线性度限制。
ISSCC 2009Session 9Data Converters
该论文提出了一种100MS/s、130mW的流水线ADC，通过集成的数字后台谐波失真校正(HDC)和DAC噪声消除(DNC)技术，实现了69dB的SNDR。首次IC实现HDC，有效补偿了残差放大器的增益误差和非线性，以及DAC电容失配，从而在降低功耗方面优于传统流水线ADC。
▸首次在IC中实现数字谐波失真校正(HDC)，用于补偿残差放大器的增益误差和非线性。
▸集成DAC噪声消除(DNC)技术，补偿DAC电容失配。
ISSCC 2009Session 4Data Converters
本文提出了一款16位125MS/s的流水线ADC，在1.8V供电下功耗仅385mW，实现了78.7dB SNR和96dB SFDR。通过优化电路架构和采用dithering技术，该ADC在保持高精度的同时支持高达150MHz的IF采样，并有效抑制了杂散分量。
▸通过低功耗设计技术实现了16位125MS/s流水线ADC仅385mW的功耗。
▸采用dithering技术显著改善了较小输入信号下的线性度，使得最差杂散低于-98dB。
ISSCC 2009Session 4Data Converters
针对单通道ADC在高速采样下的速度瓶颈以及交错架构高功耗或低SNDR的问题，提出一种校准技术结合高速运放拓扑，实现单通道500MHz采样、10位分辨率，对233MHz输入信号达到53dB SNDR，功耗仅55mW，FOM为0.3pJ/conversion-step。
▸提出一种校准技术，有效补偿高速ADC中的非理想因素，提升线性度。
▸设计一种高速运放拓扑，支持500MHz单通道采样同时保持低功耗。