ISSCC 2015Session 26Data Converters
该论文提出了一种2路时间交织的FATI SAR ADC，通过前端Flash ADC提供多比特MSB来提升子通道SAR ADC的转换速度，从而减少时间交织通道数。同时，论文实现了背景偏移和时序歪斜校准，利用SAR ADC代码中嵌入的时序信息进行校准，解决了时间交织架构中的通道匹配问题。
▸采用Flash辅助时间交织（FATI）SAR结构，前端Flash ADC提供多比特MSB，显著提升子通道SAR ADC的转换速度，从而减少所需的时间交织通道数，降低电路复杂度。
▸提出背景偏移和时序歪斜校准技术，利用每个SAR ADC的代码中嵌入的时序歪斜信息进行校准，无需额外参考信号，实现低功耗、高精度的通道匹配。
ISSCC 2015Session 26Data Converters
本文提出一款用于10GBASE-T以太网的接收器，采用28nm CMOS工艺，支持800MS/s采样率和10b/13b双模式分辨率，以适应不同长度UTP电缆的性能需求，解决了长电缆下高信噪比与短电缆下低功耗的权衡问题。
▸提出10b/13b双模式分辨率架构，根据电缆长度动态切换，在长电缆时使用13b高分辨率保证信号质量，短电缆时使用10b低分辨率降低功耗。
▸在28nm CMOS工艺下实现800MS/s高速采样，通过电路优化达到高能效和面积效率。
ISSCC 2015Session 26Data Converters40nm CMOS
该论文提出了一种利用冗余辅助背景误差检测与校正方案的13位SAR ADC，在6.4MS/s采样率下实现了5.5fJ/conv-step的能效，解决了高精度SAR ADC中DAC匹配限制和校准功耗高的问题。
▸提出冗余辅助背景误差检测与校正方案，无需额外校准周期即可在线校正电容失配和比较器偏移。
▸通过冗余位设计简化误差检测逻辑，降低数字校准功耗，实现极低能效。
ISSCC 2015Session 26Data Converters
本文提出一种基于全差分环形放大器的SAR辅助流水线ADC，解决了传统流水线ADC中功耗高、输出摆幅受限的问题。在1mW功耗下实现了71.5dB SNDR和50MS/s采样率，具有高能效特性。
▸采用全差分环形放大器作为残差放大器，替代传统功耗高的telescopic放大器，实现低功耗且高输出摆幅。
▸将环形放大器与SAR辅助流水线架构结合，在保持高分辨率的同时显著提升能效。
ISSCC 2015Session 15Data ConvertersBiCMOS
本论文提出一款基于BiCMOS工艺的14位500MS/s开关电流流水线ADC，实现了90dB SFDR，用于多载波基站接收路径。通过开关电流技术克服时间交错ADC的失配问题，提高了集成度和线性度。
▸采用开关电流电路代替传统开关电容，避免采样电容失配和时序偏差，提升高频率下的SFDR
▸利用BiCMOS工艺结合双极型器件的高跨导和CMOS逻辑灵活性，实现高线性度与高速采样
ISSCC 2015Session 15Data Converters40nm CMOS
本文提出了一款14位35MS/s的逐次逼近寄存器型模数转换器（SAR ADC），采用40nm CMOS工艺，通过环路嵌入式输入缓冲器技术实现了75dB SNDR和99dB SFDR。该设计解决了高分辨率SAR ADC中输入缓冲器线性度不足的问题，在保持低延迟的同时达到了高性能。
▸提出环路嵌入式输入缓冲器（loop-embedded input buffer），将缓冲器嵌入SAR环路中，有效提高了线性度和驱动能力。
▸在40nm CMOS工艺下实现了14位分辨率、35MS/s采样率，同时达到75dB SNDR和99dB SFDR，优于传统流水线和ΔΣ架构的功耗效率。
ISSCC 2015Session 15Data Converters
本文提出了一种12位250MS/s的流水线ADC，采用虚拟地参考缓冲器（Virtual Ground Reference Buffer）技术，解决了传统高速高精度流水线ADC中运算放大器功耗过高的问题。该设计在不依赖数字校准的情况下，实现了低功耗高性能的模数转换。
▸提出虚拟地参考缓冲器技术，取代传统高功耗运算放大器，降低功耗并保持精度。
▸通过虚拟地参考缓冲器实现高速高线性度采样保持与级间增益，简化电路设计。
ISSCC 2015Session 15Data Converters
该论文提出了一种基于随机相位插值的时数转换器(TDC)，在0.6V低电压下实现了1.17ps的高分辨率，且具有PVT容忍性和可综合性。它解决了传统TDC因延迟单元变化和失配导致的性能受限问题，同时避免了高功耗和大面积开销。
▸采用随机相位插值技术实现16倍空间插值，在低电压下获得高分辨率。
▸设计具有PVT鲁棒性的电路结构，无需额外误差校正或外部控制。
ISSCC 2015Session 15Data Converters
该论文提出了一款0.8V 10位80kS/s的逐次逼近型模数转换器（SAR ADC），通过占空比控制参考电压生成技术，解决了低功耗传感器系统中参考电压生成器（RVG）的挑战，实现了2.4fJ/转换步的高能效。
▸采用占空比控制的参考电压生成技术，在低电源电压（0.8V）和有限功耗（nW级）下实现稳定的参考电压，提升了电源抑制比和线性度。
▸通过优化SAR ADC架构和参考电压生成电路，实现了2.4fJ/转换步的超低功耗，优于传统设计。
ISSCC 2015Session 15Data Converters
该论文提出了一种具有115dB动态范围和-61dBFS带外噪声的音频DAC，解决了带外噪声引起的放大器摆率、混叠以及交叉调制等问题，从而改善了音频带内的噪声和失真性能。
▸通过创新的电路设计有效抑制了音频DAC的带外噪声，使其达到-61dBFS，避免了带外噪声对后续模拟电路的不良影响。
▸实现了115dB的高动态范围，同时保持了低失真和低噪声，适用于高性能音频应用。
ISSCC 2015Session 15Data Converters
本文提出了一种采用自耦合噪声注入技术和残余ELD补偿的连续时间ΔΣ调制器，实现了4.5mW功耗、2.2MHz带宽和90.4dB SNDR，解决了高分辨率低功耗设计中架构复杂度和面积问题。
▸采用自耦合噪声注入技术，在不增加额外有源滤波器的情况下提升调制器动态范围。
▸提出残余ELD（Excess Loop Delay）补偿方法，有效补偿环路延迟，提高稳定性。
ISSCC 2015Session 15Data Converters28nm CMOS
该论文提出了一种采用28nm CMOS工艺的连续时间(CT)多级噪声整形(MASH)ΔΣ调制器，实现了85dB动态范围、74.6dB SNDR和50MHz带宽。针对传统MASH架构中模拟与数字传输函数不匹配导致的量化噪声泄露问题，采用CT SMASH架构有效避免了该问题，在保持稳定性的同时提升了性能。
▸首次在连续时间域实现SMASH(MASH)结构，解决了DT SMASH在CT实现中的挑战，避免了量化噪声泄露。
▸通过优化的环路滤波器和量化器设计，在28nm CMOS工艺下达到了85dB DR和74.6dB SNDR的高性能指标，同时实现了50MHz的宽带宽。
ISSCC 2014Session 29Data Converters
该论文提出了一种14位1GS/s的RF采样流水线ADC，采用背景校准技术，利用LMS算法估计增益和记忆系数，以解决高速高精度ADC中的非线性误差和记忆效应问题。
▸提出了一种适用于RF采样的流水线ADC架构，实现了14位分辨率与1GS/s采样率。
▸采用基于LMS算法的背景校准技术，同时估计级间增益和记忆系数，有效补偿了动态非线性误差。
ISSCC 2014Session 29Data Converters
该论文提出了一种0-3连续时间MASH ADC，用于无线通信基础设施，在53MHz带宽内实现了-167dBFS/Hz的噪声谱密度，功耗仅235mW，比传统指标低10dB噪声，解决了LTE-A等标准对高带宽低噪声ADC的需求。
▸采用0-3 MASH架构结合连续时间实现，在宽带宽内获得极低噪声密度。
▸通过优化设计使ADC噪声谱密度达到-167dBFS/Hz，比传统要求低10dB，同时保持低功耗。
ISSCC 2014Session 29Data Converters
这篇论文提出了一种嵌入二阶有源滤波器和可变增益放大器（VGA）的连续时间ΔΣ ADC，解决了传统CTDSM中信号传输函数（STF）形状不可独立控制导致难以处理带外干扰的问题。该设计在2MHz带宽内实现了82dB的动态范围，功耗仅为5mW。
▸提出将二阶有源滤波器和VGA嵌入到连续时间ΔΣ调制器中，实现STF的独立控制，有效抑制带外干扰。
▸在不增加额外滤波级的情况下，通过在调制器内部集成滤波和增益控制，降低了系统功耗并提高了动态范围。
ISSCC 2014Session 22Data Converters0.18µm CMOS
该论文介绍了一款14位4.6GS/s的射频数模转换器，采用0.18µm CMOS工艺，面向有线电视头端系统应用。通过低压晶体管保护等电路设计技巧，在高速下实现了高精度，解决了传统DAC在射频频率下的性能瓶颈。
▸采用低压晶体管保护技术，使高速开关管在3.3V供电下安全工作，提升转换速率。
▸通过优化偏置和驱动电路，实现了14位分辨率下4.6GS/s的超高采样率。
ISSCC 2014Session 22Data Converters
提出一种基于时间域的折叠-闪存ADC，采用电阻平均电压-时间放大器，在保持高采样率的同时降低比较器数量，从而减小面积和功耗。该ADC实现了2.2GS/s、7位分辨率、27.4mW功耗。
▸提出时间域折叠-闪存架构，将电压信息转换为时间信息进行量化，减少比较器数量。
▸采用电阻平均电压-时间放大器，改善电压-时间转换的线性度和匹配性，降低噪声影响。
ISSCC 2014Session 22Data Converters
本文提出了一种1.62GS/s的时间交织SAR ADC，采用数字后台失配校准技术，有效抑制了交织杂散至70dB以下，解决了高速ADC中通道间失配导致的性能下降问题。
▸提出数字后台失配校准算法，无需中断正常转换即可实时校正通道间增益、偏移和时序失配
▸实现了1.62GS/s的高速采样率，同时保持低于70dB的交织杂散水平，显著提升了时间交织ADC的线性度
ISSCC 2014Session 22Data Converters
该论文提出了一种1GS/s 10位时间交织SAR ADC，通过背景时序偏差校准技术解决了通道间时序偏差问题，实现了18.9mW的低功耗。
▸提出了一种背景时序偏差校准技术，无需中断正常转换即可实时校正时序偏差。
▸采用时间交织SAR架构，在提高采样率的同时保持了高能效。
ISSCC 2014Session 22Data Converters28nm UTBB FDSOI
该论文实现了一个20GHz带宽、6位分辨率、10GS/s采样率、功耗32mW的时间交织SAR ADC，采用主从跟踪保持结构，在28nm UTBB FDSOI工艺上制造，实现了极小的芯片面积（0.009mm²），适用于高速数据通信。
▸采用主从跟踪保持（Master T&H）结构，简化时间交织SAR ADC的时序约束，提升高速性能。
▸在28nm UTBB FDSOI工艺中实现极低功耗（32mW）和极小面积（每SAR 0.0007mm²），通过软聚合物基板和短压焊线优化封装。
ISSCC 2014Session 22Data Converters32nm CMOS SOI
本文提出了一款69.5mW功耗、20GS/s采样率的6位时间交织ADC，采用32nm CMOS SOI工艺，集成了嵌入式时间-数字校准技术。该设计解决了传统时间交织ADC因通道间时序偏差导致的性能下降问题，通过片上校准实现了低功耗高速运行。
▸提出嵌入式时间-数字校准技术，无需额外参考信号或软件傅里叶分析，直接校准时序偏差。
▸采用分布式跟踪保持器替代高功耗的两级跟踪保持器，结合校准技术满足时序偏差要求。
ISSCC 2014Session 22Data Converters32nm Digital SOI CMOS
该论文提出了一款64路交织的8位SAR ADC，在32nm数字SOI CMOS工艺下实现了90GS/s的采样率，功耗仅为667mW，解决了高速光通信中ADC采样率不足的问题。
▸采用64路交织架构，结合SAR ADC的低功耗特性，实现了90GS/s的超高采样率。
▸在32nm数字SOI CMOS工艺中优化了时序和匹配，降低了交织带来的失配和噪声。
ISSCC 2014Session 11Data Converters
本文提出了一种16位3.2GS/s的电流舵DAC，采用65nm CMOS工艺，功耗仅240mW。该DAC在高达600MHz频率下实现了低于-80dBc的IM3线性度，满足了高级无线蜂窝基础设施系统对高光谱纯度和宽带宽的需求。
ISSCC 2014Session 11Data Converters0.13µm CMOS
该论文提出了一种基于零交叉电路（ZCBC）的15位48MS/s流水线ADC，在0.13µm CMOS工艺中实现了74dB SNDR，功耗仅21mW。通过采用零交叉技术替代传统高增益运放，解决了低电压工艺下线性度与功耗难以兼顾的问题。
▸采用零交叉电路（ZCBC）替代传统高增益运算放大器，在低电压CMOS工艺中实现高线性度与低功耗。
▸通过优化零交叉检测和电流源设计，在48MS/s采样率下达到15位分辨率，同时保持74dB SNDR。
ISSCC 2014Session 11Data Converters
本文提出了一种无比较器的流水线ADC，采用自偏置环放大器替代传统OTA，实现了低功耗和低电压操作。该ADC在100MS/s采样率下达到10.5位精度，功耗仅2.46mW，解决了OTA功耗高和低电压设计困难的问题。
▸引入自偏置环放大器，无需额外偏置电路，提高功耗效率和稳定性
▸消除比较器，简化电路并降低功耗，实现无比较器流水线架构
ISSCC 2014Session 11Data Converters28nm CMOS
该论文提出了一种在28nm CMOS工艺下实现的1.5mW功耗、68dB SNDR、80MS/s采样率的2倍交错SAR辅助流水线ADC，解决了高速高精度SAR ADC功率效率低的问题，并包含了主动参考发生器、时钟发生器和编码器的全部功耗。
▸采用SAR辅助流水线架构结合2倍交错，在80MS/s采样率下实现了68dB SNDR，同时保持极低功耗（1.5mW）。
▸将主动参考发生器、时钟发生器和编码器的功耗全部计入，区别于大多数仅报告核心ADC功耗的SAR ADC设计。
ISSCC 2014Session 11Data Converters
ADCs used in medical and industrial monitoring often transduce signals with short bursts of high activity followed by long idle periods. Examples include biopotential, sound, and accelerometer wavefor
ISSCC 2014Session 11Data Converters
该论文提出了一种在40nm CMOS工艺下实现的10位200kS/s子区间SAR ADC，其能效达到0.85fJ/conversion-step，主要面向无线传感器网络和医疗电子设备等需要长电池寿命的应用。通过采用子区间架构和低功耗电路技术，实现了高能效的模数转换。
▸采用子区间SAR架构，结合低功耗电容DAC切换方法，显著降低了每次转换的能量消耗。
ISSCC 2014Session 11Data Converters
本文提出了一种过采样12/14位SAR ADC，通过噪声降低和线性度增强技术，实现了高达79.1dB的SNDR，填补了低功耗高精度ADC的性能空白。
▸采用过采样技术结合噪声整形，有效降低量化噪声，提升SNDR。
▸通过线性度增强电路，改善SAR ADC的失真性能，实现高精度转换。
ISSCC 2013Session 26Data Converters
该论文提出了一款12位1.6GS/s的电流舵DAC，采用40nm CMOS工艺，功耗仅40mW。通过优化电流源阵列和开关瞬态，实现了在整个奈奎斯特带宽内SFDR超过70dB，解决了高速DAC中寄生电容和失配导致的线性度下降问题。
▸采用新型电流源阵列设计，有效降低寄生电容对输出阻抗的影响，提升高频线性度。
▸优化开关时序和瞬态控制，减少输入码相关切换失真，改善SFDR性能。
ISSCC 2013Session 26Data Converters65nm CMOS
本文提出了一种14位80MS/s的逐次逼近寄存器（SAR）模数转换器（ADC），采用65nm CMOS工艺实现了73.6dB的SNDR。该设计解决了SAR架构在高速高精度应用中难以同时兼顾速度和精度的难题。
▸采用异步时序和冗余决策技术，在不牺牲速度的情况下提高精度
▸通过优化比较器噪声和电容匹配，实现了高线性度和低噪声性能
ISSCC 2013Session 26Data Converters
该论文提出了一种900MS/s、8.6 ENOB的时间交织2b/cycle SAR ADC，通过引入1b/cycle重构模式来提升分辨率，解决了2b/cycle结构中DAC和比较器失配、回踢噪声和偏移等误差源导致分辨率受限的问题。
▸提出了一种时间交织2b/cycle SAR ADC架构，结合1b/cycle重构模式，在高速转换的同时实现分辨率增强。
▸通过重构技术有效抑制了2b/cycle结构中DAC和比较器失配、回踢噪声和信号相关偏移等误差，提升了ENOB至8.6。
ISSCC 2013Session 26Data Converters32nm数字SOI
本文提出一种采用交替比较器的异步冗余单通道SAR ADC，在32nm数字SOI工艺下实现1.2GS/s采样率，功耗仅3.1mW，解决了高速与低功耗的权衡问题。
▸提出交替比较器结构，通过两个比较器交替工作来提升异步SAR ADC的转换速度，减少比较器复位时间的影响。
▸采用异步冗余转换方案，结合冗余电容DAC，允许更快的逐次逼近过程，同时保持8位精度。
ISSCC 2013Session 26Data Converters
本文提出了一种14位2.5GS/s的8路交织流水线ADC，采用背景校准和数字动态线性校正技术。通过模拟抖动作为幅度参考，利用LMS增益校准循环检测输出码与伪随机抖动的相关性，实现片间增益校准，解决了高速高精度ADC中的增益失配和非线性问题。
▸采用模拟抖动作为幅度参考，结合LMS增益校准循环实现片间增益校准，无需中断正常转换。
▸引入数字动态线性校正技术，补偿流水线ADC的非线性误差，提升整体线性度。
ISSCC 2013Session 26Data Converters65nm CMOS
本文提出了一种11位3.6GS/s的时间交错SAR ADC，采用65nm CMOS工艺，旨在提高采样率以满足雷达、软件无线电等应用需求。通过时间交错架构实现了高速低功耗采样。
▸实现了3.6GS/s的高采样率，相较于之前2.5-3.0GS/s的同类设计有显著提升。
▸采用65nm CMOS工艺，在保持低功耗的同时达到11位分辨率。
ISSCC 2013Session 26Data Converters
该论文提出了一款用于10G以太网应用的10.3GS/s 6位闪存模数转换器（ADC），旨在解决长距离多模光纤（LRM）等挑战性通信信道中的高速数据转换问题，支持DSP自适应接收机以实现多种10GE标准。
▸实现了10.3GS/s的超高采样率与6位分辨率，满足10G以太网对高速数据转换的需求。
▸针对LRM标准优化，支持DSP自适应接收机，提升对复杂信道的适应能力。
ISSCC 2013Session 15Data Converters
ΔΣ modulators and pipelined ADCs, accurately transferring voltages in sampled-data form, regardless of opamp gain and nonlinearity, has been one of the most challenging issues that analog designers ha
ISSCC 2013Session 15Data Converters90nm CMOS
本文提出了一种采用电荷平均开关DAC（Charge-Average Switching DAC）的10位SAR ADC，在90nm CMOS工艺下实现0.5至4MS/s的采样率，每转换步能耗仅为2.4至5.2fJ，适用于无线传感器网络和生物医学设备等低功耗应用。该设计通过改进DAC开关策略显著降低了开关能量和SAR控制逻辑功耗，解决了传统SAR ADC中功耗瓶颈问题。
▸提出电荷平均开关DAC技术，通过重新分配电容充电能量来减少开关切换功耗
▸实现极低能耗（2.4-5.2fJ/conversion-step），在中等分辨率SAR ADC中达到领先能效
ISSCC 2013Session 15Data Converters
该论文提出了一种20位无时钟DAC，采用分段电压模式R-2R架构，实现了亚ppm线性度、7.5nV/√Hz低噪声和0.05ppm/°C低温漂，适用于医疗成像和科学仪器等对噪声和稳定性要求极高的应用。
▸采用无时钟架构，避免了时钟抖动和连续时钟带来的噪声问题，适合高精度系统。
▸通过分段电压模式R-2R结构，在保持低噪声的同时实现了极低的温度漂移和优异的积分非线性（INL）。
ISSCC 2013Session 15Data Converters
该论文提出了一种6.3μW功耗、20位分辨率的增量Zoom-ADC，通过结合SAR和ΔΣ调制器架构实现了6ppm的积分非线性（INL）和1μV的失调电压，解决了高精度仪器应用中低功耗与高线性度之间的矛盾。
▸采用Zoom-ADC架构，结合SAR粗量化和ΔΣ细量化，在低功耗下实现20位高分辨率。
▸通过动态元件匹配和斩波技术，有效抑制1/f噪声和失调，达到1μV失调和6ppm INL。
ISSCC 2013Session 15Data Converters
本文提出一种无时钟的自定时增量ΔΣ ADC，采用过零点检测技术，无需专用时钟信号，从而降低功耗和系统复杂度。该ADC适用于能量受限的传感器应用，可自动断电以适应不同转换速率。
▸首次提出自定时（异步）增量ΔΣ ADC，免除时钟信号需求
▸采用过零点检测技术实现自定时操作，降低功耗
ISSCC 2013Session 15Data Converters65nm CMOS
该论文提出了一种利用噪声的SAR ADC，通过噪声整形和动态比较器技术，在50MS/s采样率下实现了71dB SNDR，功耗仅4.2mW，解决了中速高精度SAR ADC功耗过高的问题。
▸提出了一种噪声整形技术，利用比较器噪声和电容失配噪声来提升信噪比，无需额外功耗。
▸采用动态比较器与噪声耦合电路，在低功耗下实现高精度量化。
ISSCC 2013Session 15Data Converters
Low-power sensor applications e.g. for environmental monitoring, bio-potential recording, and wireless autonomous sensor networks require highly power-efficient ADCs, typically with resolutions of at
ISSCC 2013Session 15Data Converters28nm CMOS
本文提出了一种采用高度数字多比特量化器的连续时间ΔΣ调制器，在28nm CMOS工艺下实现了28fJ/conv-step的FoM、78dB动态范围和18MHz带宽，有效降低了量化器功耗。
▸提出高度数字化的多比特量化器，显著降低量化器功耗和输入电容影响。
▸通过优化ELD补偿和求和电路设计，减少寄生效应带来的额外功耗。
ISSCC 2012Session 8Data Converters45nm CMOS
本文提出一种在45nm CMOS工艺中时钟频率为6GHz的1比特三阶连续时间ΔΣ调制器，通过最小化过量环路延迟（ELD）的电路技术和补偿方案，实现了20mW功耗下61dB SNDR、60MHz带宽的性能，解决了高速调制器中ELD导致的稳定性问题。
▸提出最小化过量环路延迟（ELD）的电路技术，包括优化比较器延迟和反馈DAC延迟。
▸提出针对1时钟周期ELD的补偿方案，确保调制器在6GHz时钟下的稳定性。
ISSCC 2012Session 8Data Converters90nm CMOS
该论文提出了一种低功耗单比特连续时间ΔΣ模数转换器，采用FIR DAC降低时钟抖动敏感度并放松环路滤波器线性度要求，通过模拟路径补偿FIR DAC引入的延迟，实现了3.6GS/s采样率、36MHz带宽、83dB动态范围，功耗仅15mW。
▸使用FIR DAC降低对时钟抖动的敏感度并放松环路滤波器线性度要求
▸采用模拟路径补偿FIR DAC引入的延迟，保持调制器稳定性
ISSCC 2012Session 8Data Converters
该论文提出了一种使用数字估计辅助DAC线性化的连续时间ΔΣ调制器，实现了72dB的动态范围，在25MHz带宽下达到88fJ/转换步的能效，解决了多比特量化中DAC非线性影响性能的问题。
▸采用数字估计技术对辅助DAC进行线性化，在不增加模拟复杂度的前提下改善多比特ΔΣ调制器的性能。
▸通过数字化辅助校准，显著降低DAC非线性引入的失真，提升调制器整体动态范围。
ISSCC 2012Session 8Data Converters65nm CMOS
该论文提出了一种基于残差消除VCO量化器的连续时间ΔΣ模数转换器，解决了VCO非线性导致的失真问题，实现了16mW功耗下78dB SNDR和10MHz带宽。
▸采用残差消除技术补偿VCO的非线性电压-频率转换特性，显著提升线性度。
▸将VCO量化器嵌入ΔΣ环路中，利用噪声整形和残差消除实现高精度。
ISSCC 2012Session 8Data Converters
本文提出了一种可调谐射频ΔΣ ADC，能够将DC至1GHz的射频信号直接数字化，支持35-150MHz带宽和2-4GHz采样率。在中心频率450MHz时实现了74dB的动态范围和150MHz带宽，功耗仅550mW，朝着通用射频ADC的目标迈出了重要一步。
▸实现了中心频率从DC到1GHz的宽范围可调谐，覆盖多种通信标准。
▸采用ΔΣ调制架构，同时支持大带宽（150MHz）和高动态范围（74dB），且功耗较低。
ISSCC 2012Session 8Data Converters
本文提出一种12mW低功耗连续时间带通ΔΣ调制器，在200MHz中频下实现58dB SNDR和24MHz带宽，解决了传统CTBPDSM功耗高、面积大的问题。
▸采用新型低功耗谐振器结构替代传统LC或双运放双二阶谐振器，显著降低功耗和面积。
▸通过优化环路滤波器系数和量化器设计，在低功耗下仍保持高动态范围。