ISSCC 2019Session 20Data Converters
该论文提出了一种具有预采样和量化方案的连续时间ΔΣ调制器（CTDSM），通过在后端采用子范围量化器实现了72.6dB SNDR、100MHz带宽和16.36mW功耗，解决了宽带宽移动通信ADC中高能效与低噪声密度的需求。
▸提出预采样和量化方案，在CTDSM后端结合子范围量化器，降低了量化器功耗并提高了线性度。
▸通过子范围量化技术实现了多比特量化，在不增加过多功耗的情况下提升了调制器的动态范围和稳定性。
ISSCC 2019Session 20Data Converters
本文提出了一种用于802.11ax接收机的滤波ΔΣ ADC，内置DAC分段和ELD补偿的6位960MS/s SAR量化器，实现了80MHz带宽和31.9fJ/conv-step的高能效。解决了宽带宽下高动态范围和低功耗的挑战。
▸提出滤波ΔΣ ADC架构，内置DAC分段和ELD补偿的SAR量化器，简化了量化器设计并降低了功耗。
▸在80MHz带宽下实现了31.9fJ/conv-step的领先能效，满足802.11ax的-40dB EVM要求。
ISSCC 2019Session 20Data Converters28nm CMOS
该论文提出了一种基于噪声耦合辅助的Sturdy MASH结构的连续时间ΔΣ调制器，采用1.5b/4b量化器组合，在28nm CMOS工艺下实现了76.6dB SNDR、50MHz带宽和29.2mW功耗，解决了宽带高分辨率模数转换中的能效问题。
▸提出噪声耦合辅助的Sturdy MASH结构，增强了噪声整形阶数而不增加环路复杂度。
▸采用1.5b/4b混合量化器，在保持高分辨率的同时优化了功耗和线性度。
ISSCC 2019Session 20Data Converters
本文提出了一种采用7位线性化分段DAC和数字噪声耦合技术的连续时间ΔΣ调制器，在8倍过采样率下实现了25MHz带宽和79.4dB/74dB的DR/SNDR性能，解决了低OSR下保持高动态范围的难题。
▸使用7位线性化分段DAC降低非线性失真，支持低OSR下的高分辨率量化。
▸引入数字噪声耦合技术进一步抑制量化噪声，提升SNDR。
ISSCC 2019Session 20Data Converters
本文提出了一种免校准的时间交织四阶噪声整形SAR ADC，通过时间交织和四阶噪声整形技术，将NS-SAR ADC的带宽从MHz级提升至50MHz，同时实现了70.4dB的SNDR，解决了传统NS-SAR ADC带宽不足的问题，适用于无线通信等宽带应用。
▸采用时间交织架构与四阶噪声整形相结合，突破了NS-SAR ADC的带宽限制，实现了50MHz带宽。
▸设计免校准的电路结构，降低了设计复杂度和对工艺变化的敏感性。
ISSCC 2019Session 20Data Converters14nm FinFET
本文提出了一种40MHz带宽、320MS/s的被动噪声整形SAR ADC，采用被动信号-残差求和技术，在14nm FinFET工艺中实现。该设计无需有源运放，通过被动方式实现噪声整形，有效降低比较器噪声和量化噪声，满足802.11 ac/ax标准对60-70dB SNR的需求。
▸采用全被动噪声整形架构，无需有源运放，降低了功耗和面积。
▸提出被动信号-残差求和技术，实现高效的残差传递和噪声整形。
ISSCC 2019Session 20Data Converters
本文提出了一种基于VCO的5GS/s时间交织ADC，通过改进的高速低功耗环形振荡器和异步计数策略，实现了7.2 ENOB和30.5fJ/conv-step的能效，解决了传统VCO-ADC采样率和分辨率不足的问题。
▸采用改进的高速低功耗环形振荡器，提升VCO线性度和速度。
▸引入异步计数策略，降低功耗并提高转换效率。
ISSCC 2018Session 22Data Converters
该论文提出了一种16位12GS/s的单/双速率DAC，采用逐次带通Delta-Sigma调制器架构，实现了在DC至6GHz频率范围内低于-67dBc的三阶互调失真（IM3）。解决了灵活无线/有线发射机中需要高带内频谱纯度（SFDR和NSD）以及信号频带敏捷分配的问题。
▸提出了逐次带通Delta-Sigma调制器架构，实现单/双速率操作，扩展了DAC的灵活性和可用频率范围。
▸通过独特的调制器设计，在12GS/s高采样率下实现了优异的线性度（IM3<-67dBc），覆盖DC-6GHz带宽。
ISSCC 2018Session 22Data Converters16nm CMOS
本文提出了一款16位6GS/s奈奎斯特电流舵DAC，采用16nm CMOS工艺。通过有界INL校准和温度计动态元素匹配（DEM）技术补偿电压和时序误差，实现了在高达1.9GHz频率下IMD<-90dBc的卓越线性度，同时保持低功耗和小面积。
▸结合有界INL校准与温度计DEM，同时解决电压和时序误差，在高速下实现高线性度。
▸在16nm先进工艺下实现16位6GS/s的Nyquist DAC，面积仅0.52mm²，功耗350mW。
ISSCC 2018Session 22Data Converters14nm CMOS FinFET
该文提出了一款采用14nm CMOS FinFET工艺的8位时间交织SAR ADC，采样率覆盖24至72GS/s，实现了在奈奎斯特频率下SNDR大于30dB（等效ENOB约4.7位），转换能耗仅为2.0至3.3pJ/conversion。该设计满足了ITU OTU-4、OIF 112G等高速光通信标准对ADC的采样率和分辨率需求，解决了在高采样率下保持良好能效和线性度的问题。
▸采用时间交织SAR架构实现72GS/s的超高采样率，同时保持8位分辨率。
▸在14nm FinFET工艺中优化电路，实现2.0-3.3pJ/conversion的低转换能耗。
ISSCC 2018Session 14Data Converters
该论文提出了一种信号无关的背景校准技术，实现了20位分辨率、1MS/s采样率的流水线SAR ADC，INL达到0.3ppm。通过流水线架构延长采集时间，并采用残差放大器自动归零和mini-ADC解析前4位MSB，解决了高精度ADC的校准噪声问题。
▸提出信号无关的背景校准技术，消除校准噪声对ADC性能的影响。
▸采用流水线SAR架构，第一级11位分辨率，通过残差放大器提供32倍增益，实现高精度转换。
ISSCC 2018Session 14Data Converters0.18μm CMOS
该论文提出了一种工作在0.4V超低电压下的13位270kS/s SAR-ISDM混合模数转换器，通过采用无运放时域积分器解决了传统SAR ADC在高分辨率下受限于DAC失配和比较器噪声的问题，实现了高能效和高精度转换。
▸提出了一种无运放的时域积分器，用于实现sigma-delta调制中的噪声整形，避免了传统运放带来的功耗和面积开销。
▸将SAR ADC与增量型sigma-delta调制器（ISDM）结合，通过混合架构在低电压下实现13位分辨率，同时保持低功耗。
ISSCC 2018Session 14Data Converters
本文提出了一种动态缩放ADC，通过结合粗量化和细量化实现高动态范围，在1kHz带宽内达到120dB DR和118dB SNDR，功耗仅280μW，解决了微功耗ADC在低带宽应用中动态范围受限的问题。
▸提出动态缩放技术，通过两级量化（粗量化和细量化）实现高动态范围，同时保持低功耗。
▸采用噪声整形和增量转换架构，有效抑制低频噪声和偏移，提升信噪比。
ISSCC 2018Session 14Data Converters
该论文提出了一种采用积分器切片技术的增量ΔΣ ADC，实现了动态功耗降低。在1.1mW功耗和200kS/s采样率下，达到了91.5dB的动态范围，适用于多通道传感器读出等需要高分辨率Nyquist率ADC的应用。
▸提出积分器切片技术，通过动态调整积分器的工作状态来降低功耗，同时保持高分辨率性能。
▸实现了低功耗（1.1mW）与高动态范围（91.5dB）的平衡，适用于多通道传感器读出系统。
ISSCC 2018Session 14Data Converters
该论文提出了一种基于误差反馈结构的二阶噪声整形SAR ADC，通过优化噪声传递函数零点实现了13-ENOB的高分辨率，解决了传统CIFF结构功耗高和缩放友好性差的问题。
▸采用误差反馈结构替代传统的CIFF结构，避免了有源积分器，降低了功耗并提高了工艺缩放友好性。
▸通过优化噪声传递函数零点，实现了二阶噪声整形，提升了带内噪声抑制能力。
ISSCC 2018Session 14Data Converters
A 15.2-ENOB Continuous-Time ΔΣ ADC for a 7.3μW 200mVpp-Linear-Input-Range Neural Recording Front-End
本文提出一个15.2-ENOB连续时间ΔΣ ADC，功耗仅7.3μW，与电容耦合斩波仪表放大器结合，构成一个能在200mVpp刺激伪影下记录1Hz-5kHz神经信号的神经记录前端，解决了闭环神经调控中刺激伪影导致传统前端饱和的问题。
▸采用连续时间ΔΣ调制器架构，在极低功耗（7.3μW）下实现15.2位ENOB，FOM达到187dB，能效极高。
▸与8倍增益电容耦合斩波仪表放大器集成，使前端能耐受200mVpp线性输入范围内的伪影，同时保持对微弱神经信号（<2mVpp）的高精度采集。
ISSCC 2018Session 14Data Converters
本文提出了一种50MHz带宽的连续时间ΔΣ调制器，通过动态误差校正技术解决了多比特反馈DAC中的符号间干扰问题，实现了79.8dB SNDR和95.2dB SFDR。该设计在保持高能效的同时满足了蜂窝通信的带宽需求。
▸提出了一种动态误差校正技术，有效抑制了多比特反馈DAC中的符号间干扰，提升了SFDR。
▸采用多比特反馈架构，在低过采样率下实现了高分辨率和高线性度。
ISSCC 2017Session 28Data Converters28nm CMOS
本文提出一种0.7V供电、12位分辨率、160MS/s采样率的流水线-逐次逼近型模数转换器（Pipelined-SAR ADC），采用数字放大器技术替代传统MDAC中的高增益运算放大器，在28nm CMOS工艺下实现了12.8fJ/转换步进的能效，解决了深亚微米CMOS中高增益运算放大器设计困难的问题。
▸提出数字放大器技术，替代传统的MDAC中的高增益运算放大器，降低了设计难度并适应低电压工作。
▸在0.7V低电压下实现了160MS/s的高速转换，同时保持了12.8fJ/conv-step的极高能效。
ISSCC 2017Session 28Data Converters
该论文提出了一种用于医疗、航空和高能物理应用的高分辨率低功耗辐射容忍ADC，采用两步分裂SAR结构。它解决了在辐射环境下实现高SNDR（78.5dB）、高速（75MS/s）和低功耗（24.9mW）的挑战，并具有亚稳态容忍能力。
▸提出两步分裂SAR ADC架构，结合辐射容忍设计实现抗辐射性能，同时保持高线性度和速度。
▸通过优化比较器和逻辑电路，实现了对亚稳态的容忍，避免数据错误。
ISSCC 2017Session 28Data Converters14nm CMOS
本文提出了一种10位1.5GS/s的流水线SAR ADC，采用背景第二级共模调节和偏移校准技术，解决了高速SAR ADC中比较器噪声限制SNDR的问题，并在14nm CMOS工艺中实现。
▸提出背景第二级共模调节技术，无需额外校准周期即可稳定共模电平。
▸实现背景偏移校准，降低比较器失调对性能的影响。
ISSCC 2017Session 28Data Converters
该论文提出了一种12位330MS/s的流水线逐次逼近型模数转换器，采用PVT稳定的动态放大器，实现了小于1dB的信噪失真比变化，解决了传统运算放大器在高速流水线ADC中功耗高的问题。
▸提出了一种PVT稳定的动态放大器，通过偏置电流和电容的自动校准，在工艺、电压和温度变化下保持增益和带宽稳定。
▸采用动态放大器替代传统运算放大器，利用摆率更高效的特性，在相同偏置电流下将建立时间缩短至约四分之一。
ISSCC 2017Session 28Data Converters16nm CMOS
该论文提出了一种基于VCO的连续时间ΔΣ调制器，采用分段相位域过剩环路延迟补偿（ELD补偿）技术，解决了传统直接注入补偿导致的过范围问题。在16nm CMOS工艺下实现了125MHz带宽和71.9dB SNDR的性能。
▸提出分段相位域ELD补偿方法，避免直接注入补偿引起的量化电平翻倍或过范围问题
▸采用VCO作为积分器实现相位域处理，降低额外功耗和相位偏移
ISSCC 2017Session 28Data Converters
该论文提出了一种采用6位双噪声整形量化器的连续时间ΔΣ调制器，通过结合VCO基量化器和噪声整形积分量化器的优点，在11.4mW功耗下实现了80.4dB SNDR和15MHz带宽，解决了传统量化器在速度和线性度之间的折中问题。
▸提出一种6位双噪声整形量化器，同时利用VCO基量化器的高速特性和NSIQ的高线性度。
▸在连续时间ΔΣ调制器中实现双噪声整形，有效提高量化噪声抑制阶数。
ISSCC 2017Session 28Data Converters
该论文提出了一种基于动态放大器实现的FIR-IIR滤波器的噪声整形SAR ADC，在5MHz带宽内实现了79.7dB SNDR，功耗仅0.46mW，解决了传统SAR ADC受限于比较器噪声以及ΔΣ调制器需要大体积运放的问题。
▸采用动态放大器实现FIR-IIR滤波器，避免了传统运放的使用，显著降低面积和功耗。
▸将噪声整形技术与SAR ADC结合，在保持高能效的同时提升了分辨率。
ISSCC 2017Session 16Data Converters28nm CMOS
该论文提出了一款12位10GS/s的交织流水线ADC，采用28nm CMOS工艺，实现了7.4GHz的输入模拟带宽，适用于软件定义无线电和宽带仪器等需要高动态范围的应用。
▸采用交织流水线架构实现10GS/s的高采样率
▸在28nm CMOS工艺下达到7.4GHz的输入带宽和56dB的SNR
ISSCC 2017Session 16Data Converters
该论文提出了一种10位、DC至20GHz的多重归零（MRZ）数模转换器（DAC），通过采用MRZ技术有效抑制了毫米波频段内的动态时序和数据误差，实现了大于48dB的无杂散动态范围（SFDR）。该设计解决了传统NRZ和RZ DAC在高频时动态误差恶化的问题，并避免了交织DAC的幅度和时序误差。
▸提出多重归零（MRZ）架构，通过多次归零操作减少动态误差，提升高频SFDR。
▸实现了DC至20GHz的超宽带工作频率，覆盖多个奈奎斯特区，无需提高采样率。
ISSCC 2017Session 16Data Converters28nm CMOS
该论文提出了一种8GS/s时间交织SAR ADC，通过未解决决策检测（URD）技术，利用XNOR门比较相邻比较器输出，若相同则产生URD标志并忽略后续决策，从而降低噪声并确保DAC建立时间。实现了-58dBFS的噪声和4GHz带宽，采用28nm工艺。
▸提出未解决决策检测（URD）技术，通过XNOR门检测比较器输出是否一致，若一致则忽略后续决策，有效减少转换错误和噪声。
▸引入可编程延迟机制，确保在URD标志未触发时有足够时间让DAC稳定，提高时序鲁棒性。
ISSCC 2017Session 16Data Converters
该论文提出一种1-then-2b/cycle SAR ADC架构，通过后台校准技术解决多比特/周期结构中比较器失调和预充电延迟问题，实现了5mW低功耗和2.4GS/s高速采样。
▸采用1-then-2b/cycle逐次逼近寄存器（SAR）ADC架构，在MSB转换中使用1位/周期以加快逻辑和DAC建立，后续使用2位/周期提高速度。
▸提出后台比较器失调校准方法，无需打断正常转换，有效补偿多比较器间的偏移误差。
ISSCC 2017Session 16Data Converters16nm FinFET
该论文提出了一款14位6.8GS/s的双模式RF DAC，采用16nm FinFET工艺，功耗330mW。它实现了在5.2GHz载波、20MHz信道下-70.8dBc的ACPR，解决了直接RF合成中5-6GHz频段的高线性度与低功耗挑战。
▸提出双模式架构，支持宽带和窄带模式，优化不同应用场景下的性能与功耗。
▸采用16nm FinFET工艺和先进电路技术，在6.8GS/s高采样率下实现14位精度和-70.8dBc ACPR的优异线性度。
ISSCC 2017Session 16Data Converters
本文提出了一种9GS/s、1GHz带宽的过采样连续时间流水线ADC，通过连续时间环路滤波器替代离散时间前端，解决了传统开关电容前端带来的混叠、噪声折叠和高峰值驱动电流问题，实现了-161dBFS/Hz的噪声谱密度。
▸采用连续时间流水线架构结合过采样，在9GS/s超高采样率下实现1GHz带宽，同时避免离散时间前端的伪影。
▸通过连续时间环路滤波器设计，降低了对预滤波器和驱动器的要求，从而减少了整个信号链的功耗。
ISSCC 2017Session 16Data Converters
本文提出了一种13位4GS/s的数字辅助动态三级异步流水线逐次逼近（SAR）ADC，解决了高速高精度ADC在功耗和线性度上的挑战。通过采用动态放大器和数字校准技术，在保持高采样率的同时实现了低功耗和高精度。
▸采用动态放大器代替传统闭环MDAC，降低了功耗并提高了速度，同时通过数字辅助校准补偿非理想性。
▸设计了三阶级联的异步流水线SAR架构，每级采用数字校准，实现了13位分辨率与4GS/s采样率的结合。
ISSCC 2016Session 27Data Converters
本文提出了一种4路交织的亚区SAR-ΔΣ ADC，采用分段SAR-DAC架构（CS-DAC用于4位MSB，CR-DAC用于6位LSB），在28nm CMOS工艺中实现了0.076mm²的小面积和26.5mW的低功耗，解决了传统SAR ADC面积大、对参考噪声敏感的问题。
▸采用分段SAR-DAC架构，结合电流定标DAC（CS-DAC）和电荷重分配DAC（CR-DAC），在保持线性度的同时显著减小了核心电容面积。
ISSCC 2016Session 27Data Converters
该论文提出了一种10位2.6GS/s的时间交织SAR ADC，通过背景时序偏差校准技术解决了多通道采样中的时序失配问题，实现了高带宽和高能效，适用于WiGig和5G等射频应用。
▸提出了一种背景时序偏差校准算法，无需中断ADC正常工作即可实时校正时序误差。
▸采用数字域校准方法，避免了模拟校正带来的反馈稳定性问题和额外抖动。
ISSCC 2016Session 27Data Converters16nm CMOS
该论文提出了一种在16nm CMOS工艺下实现的4GS/s 13位流水线ADC，通过电容和放大器共享技术显著降低了功耗和芯片面积，解决了高速高分辨率ADC设计中的能效瓶颈问题。
▸采用电容共享技术，减少电容总数，从而降低面积和功耗。
▸采用放大器共享技术，减少有源放大器数量，进一步优化功耗。
ISSCC 2016Session 27Data Converters65nm CMOS
该论文提出了一款65nm CMOS工艺下、采样率高达4GS/s、输入带宽达4GHz的时间交织射频ADC，实现了对无线通信频段的直接采样，无需下变频。解决了高速ADC在射频直接采样应用中的带宽和频谱纯度问题。
▸采用时间交织架构实现4GS/s的超高采样率，同时保持4GHz的宽输入带宽。
▸在65nm CMOS工艺下实现了射频直接采样，避免了传统下变频架构的复杂性和功耗。
ISSCC 2016Session 27Data Converters28nm CMOS
本文提出了一种28nm CMOS工艺下的0.35mW 12位100MS/s SAR辅助数字斜坡ADC。针对高速SAR ADC中比较器噪声导致的功耗指数增长问题，该结构通过SAR粗量化与数字斜坡细量化结合，显著降低了比较器噪声对功耗的影响，实现了高能效模数转换。
▸采用SAR粗量化和数字斜坡细量化混合架构，在保持高分辨率的同时大幅减少比较器噪声带来的功耗开销。
▸数字斜坡转换利用电容阵列和数字逻辑实现高线性度，避免了传统SAR中高功耗的精细比较器，整体功耗仅0.35mW。
ISSCC 2016Session 27Data Converters
提出一种基于电荷注入单元DAC的6位1GS/s SAR ADC，通过新型DAC结构大幅减小芯片面积，解决了交织SAR ADC面积大导致伪影的问题，实现了单通道高速低面积转换。
▸采用电荷注入单元代替传统电容DAC，显著减小DAC面积。
▸实现单通道1GS/s 6位SAR ADC，避免多位每周期架构的复杂性和额外面积开销。
ISSCC 2016Session 27Data Converters55nm CMOS
该论文提出了一种过采样SAR ADC，采用DAC失配误差整形技术，有效抑制了电容失配引起的非线性。在55nm CMOS工艺中实现了105dB SFDR和101dB SNDR，带宽为1kHz，解决了高精度低速传感器接口中SAR ADC的非线性和噪声问题。
▸提出了DAC失配误差整形技术，将失配噪声整形到高频，从而在低频带内获得高线性度。
▸结合过采样和误差整形，在不增加功耗的前提下大幅提升了SAR ADC的动态范围和SFDR。
ISSCC 2016Session 27Data Converters
提出一种12位2GS/s的双速率混合DAC架构，通过LSB路径过采样和MSB路径奈奎斯特降低电流单元数量，并采用脉冲时序误差预失真和带内噪声消除技术提升线性度，实现了超过74dBc的无杂散动态范围。
▸提出双速率混合DAC架构，结合过采样LSB路径和奈奎斯特MSB路径，减少电流单元数量并降低匹配要求。
▸采用脉冲时序误差预失真技术，补偿高速切换中的时序失配。
ISSCC 2016Session 15Data Converters
本文提出了一种22.3位、1kHz带宽、12.7mW功耗的开关电容ΔΣ调制器，通过堆叠分裂-引导放大器技术实现。通过三种独立的功率优化技术（基于分裂采样电容）显著提升了分辨率与能效。
▸提出堆叠分裂-引导放大器（Stacked Split-Steering Amplifiers）结构，在单比特SC ΔΣ调制器第一级实现高效率放大。
▸采用分裂采样电容的三种独立功率优化技术，在保持高分辨率的同时大幅降低功耗。
ISSCC 2016Session 15Data Converters
该论文提出了一种动态Zoom-ADC，通过将SAR ADC与ΔΣ ADC动态结合，解决了传统Zoom-ADC只能处理准静态信号的问题，使其能处理时变信号。在20kHz带宽内实现了107.5dB动态范围，仅消耗1.65mW功率和0.16mm2面积，兼具高能效和小尺寸。
▸提出动态Zoom-ADC架构，通过动态组合SAR和ΔΣ转换实现连续信号处理，突破了传统Zoom-ADC仅限准静态信号的限制。
▸优化电路实现，在保持高线性度和高动态范围的同时，显著降低功耗和面积，达到0.16mm2和1.65mW。
ISSCC 2016Session 15Data Converters16nm CMOS
该论文提出了一种在16nm CMOS工艺下实现的连续时间ΔΣ调制器，用于LTE-A接收机的基带ADC，通过模拟ISI减少技术实现了160MHz带宽、72dB动态范围和40mW功耗，解决了高速率通信下带宽与功耗的矛盾。
▸提出模拟ISI减少技术，有效降低连续时间ΔΣ调制器在高时钟速率下的符号间干扰，提升性能。
▸采用16nm先进CMOS工艺，结合电路优化，在160MHz带宽下实现72dB动态范围和仅40mW功耗，达到高能效。
ISSCC 2016Session 15Data Converters28nm CMOS
该论文提出了一款采用28nm CMOS工艺的连续时间1-2级联MASH ADC，实现了465MHz信号带宽和69dB动态范围，总功耗为930mW，解决了宽带通信系统中高带宽与高动态范围之间的折衷问题。
▸采用连续时间MASH架构，通过1-2级级联实现宽带高动态范围。
▸在465MHz带宽内达到69dB DR和65dB峰值SNDR，同时保持930mW的低功耗。
ISSCC 2016Session 15Data Converters
该论文提出了一种280µW功耗、24kHz带宽、98.5dB SNDR的斩波单比特连续时间ΔΣ调制器，实现了低于10Hz的1/f噪声转角且无斩波伪影。解决了传统CTDSM中因闪烁噪声导致的低频精度下降以及斩波技术引入伪影的问题。
▸采用斩波技术有效抑制1/f噪声，同时通过电路设计避免斩波伪影，实现极低噪声转角。
▸在单比特CT ΔΣM中实现98.5dB SNDR的高精度，功耗仅280µW，适用于工业低频高精度应用。
ISSCC 2016Session 15Data Converters
该论文提出了一种1V供电、77dB动态范围、72dB SNDR、10MHz带宽的2-1 MASH连续时间ΔΣ调制器。通过采用MASH结构实现高阶噪声整形，并利用简单放大器（如单级或反相器型）降低功耗，同时结合有源-无源架构减少放大器数量。
▸采用2-1 MASH结构实现高阶噪声整形，改善稳定性和性能。
▸使用简单放大器（如单级或反相器型）降低功耗。
ISSCC 2016Session 15Data Converters
本文提出一款2.2GHz连续时间ΔΣ模数转换器，实现了-102dBc的总谐波失真和25MHz带宽，适用于汽车收音机等宽频射频前端，满足高动态范围和线性度的需求。该设计无需滤波器即可直接连接射频前端，降低系统复杂性和干扰。
▸实现了-102dBc的超低THD，在2.2GHz高采样率下保持极高线性度，满足汽车收音机多通道接收的苛刻要求。
▸采用连续时间ΔΣ架构，在25MHz带宽内同时达到高采样率和低失真，无需片外滤波。
ISSCC 2016Session 15Data Converters65nm CMOS
A 24.7mW 45MHz-BW 75.3dB-SNDR SARAssisted CT ΔΣ Modulator with 2nd-Order Noise Coupling in 65nm CMOS
该论文提出了一种SAR辅助的连续时间ΔΣ调制器，采用二阶噪声耦合技术，在65nm CMOS工艺下实现了45MHz带宽和75.3dB SNDR，功耗仅24.7mW。解决了低过采样率下宽带宽与调制器稳定性之间的矛盾。
▸采用异步SAR量化器替代传统flash量化器，显著提高能效。
▸引入二阶噪声耦合技术，在低过采样率下实现更激进的噪声整形，同时保持调制器稳定性。
ISSCC 2015Session 26Data Converters
该论文提出了一种基于2.6b/cycle架构的10位1.7GS/s 4倍时间交织SAR ADC，采用多步硬件退休技术来降低校准开销和功耗。通过优化单通道效率和交织结构，实现了15.4mW的低功耗和高速度。
▸提出2.6b/cycle架构，相比传统2b/cycle结构提高了转换效率，减少了所需比较器数量。
▸引入多步硬件退休技术，动态关闭冗余硬件，降低功耗并缓解通道间匹配要求。
ISSCC 2015Session 26Data Converters28nm CMOS
本文提出了一款采用28nm CMOS工艺的5GS/s、150mW、10位无SHA流水线/SAR混合ADC，旨在满足宽带卫星和有线接收器对低功耗、高速中分辨率直接采样ADC的需求。通过混合架构和优化设计，在高速下实现了低功耗和高线性度。
▸采用无SHA（采样保持放大器）的流水线/SAR混合架构，降低了功耗和面积。
▸通过时间交织与混合结构结合，在5GS/s采样率下实现了10位分辨率，同时功耗仅150mW。
ISSCC 2015Session 26Data Converters65nm CMOS
该论文提出了一种在65nm CMOS工艺下实现的6位5GS/s 4倍交织3位/周期SAR ADC，功耗仅为5.5mW。通过多比特处理和交织并行方案，解决了高速下晶体管尺寸缩放导致寄生效应增加和能效下降的问题。
▸采用3位/周期的SAR转换架构，在单个周期内完成3位量化，显著提高了转换速率。
▸通过4倍交织技术，进一步将有效采样率提升至5GS/s，同时保持低功耗。