Digital Processors

该论文提出了一种用于4D高斯溅射(4DGS)的处理器，通过自适应二次插值、递归计算重用和树状并行渲染技术，解决了4DGS在内存需求、冗余计算和PE利用率低的问题。在D-Nerf数据集上实现了0.24mJ/帧的渲染能量，能效提升6.11倍。

本文提出了Spyre，一个针对企业推理工作负载优化的可扩展AI加速器，通过专用架构设计和高效数据流管理，解决了大规模部署中的性能与能效瓶颈。

论文提出了一种多模态端到端驾驶处理器，通过稀疏性推理单元和灵活的稀疏-密集异构架构最大化稀疏性利用和核心利用率，并设计了节能的分段聚合网络和长短期记忆单元以减少外部内存访问。该处理器在71.3mJ/帧的能耗下达到10.3fps，相比现有先进驾驶SoC能耗降低218倍。

本文提出了一款基于4nm工艺的四芯粒AI SoC，通过先进的UCIe-Advanced芯片间接口实现全芯片可扩展网格，解决了大规模AI推理中芯片间带宽和能效瓶颈。在LLaMA模型上实现了56.8 TPS的吞吐量。

该论文提出了一种建模/渲染统一的3D高斯溅射处理器，通过局部感知的动态细粒度渲染引擎和局部优化的统一渲染工作流，显著减少了冗余计算和能量消耗。该处理器在统一可重构架构中实现了神经建模和高斯渲染，相比现有3D GS加速器，渲染吞吐量提升3.4倍，每帧能耗降低74.1%，建模延迟降低数个数量级。

AMD发布了Instinct MI350系列GPU，采用第四代CDNA架构，通过3D堆叠技术将3nm XCD和6nm IOD集成在一起，并利用Infinity Fabric互连和12层HBM3E内存，面向AI应用提供高性能计算能力。

提出了一款名为STEP的神经网络处理器，用于实现8K分辨率、60帧每秒的实时时空视频超分辨率。解决了8K-UHD内容稀缺和传输带宽成本高的问题，在终端显示上通过单阶段算法同时提升分辨率和帧率。

本文提出了一款用于4K超高清真视频超分辨率的图像信号处理器，实现了210fps的高帧率处理。该处理器采用基于神经网络的框架，包含对齐和细化阶段，旨在将低分辨率视频转换为高分辨率视频，适用于流媒体和视频会议等低带宽场景。

本文提出IRIS，一款用于空间计算的SoC，支持基于3D高斯溅射的交互式逼真渲染和表面感知建模，解决了NeRF加速器无法支持表面提取和变形的问题，实现了8.55mJ/frame的低功耗性能。

本文针对资源受限边缘设备上3D高斯散射（3D GS）渲染速度慢、能效低的问题，提出了一种基于形状感知混合架构的3D GS处理器。通过早期计算跳过和高斯分布优化技术，实现了每帧毫焦级能效和373fps的高帧率。

本文介绍了IBM Telum II微处理器，针对zNext系统重新设计，实现了5.5GHz的工作频率。该处理器集成了片上数据处理单元并改进了AI加速器，旨在提升系统性能和容量。

该论文提出了一款面向移动应用的超分辨率处理器，通过利用伪FP6稀疏性实现了0.52mJ/帧的超低能耗和107fps的高帧率。解决了移动设备上SRCNN推理时的高延迟和高功耗问题。

本文介绍了AMD下一代高性能x86-64微处理器核心“Zen 5”，采用4nm工艺制造。论文详细阐述了该核心的微架构创新，包括改进的前端、执行单元和缓存层次结构，旨在提升单线程性能、能效和安全性。解决了高性能计算中功耗、性能和面积（PPA）的权衡问题。

本文介绍了SambaNova SN40L，一款基于5nm工艺的2.5D数据流加速器，专为支持万亿参数AI模型设计。它通过三级存储系统（片上SRAM、封装HBM、片外DRAM）解决大模型的内存瓶颈，并采用CoWoS-S中介层集成两个加速器die与HBM。

本文介绍了Broadcom的Tomahawk5（TH5）单片交换芯片，采用5nm工艺实现51.2Tb/s的交换容量，是前代产品的两倍，专为下一代数据中心和AI网络设计。芯片集成了Peregrine SerDes技术，解决了高带宽、低延迟和功耗效率的关键挑战。

本文提出BayesBB，一种支持B5G/6G去蜂窝大规模MIMO的9.6Gbps可配置全消息传递基带加速器。采用40nm工艺实现了1.61ms的低系统延迟，解决了传统基带处理的高延迟和低吞吐量问题。

该论文提出了一种用于下一代通信系统的256×32多用户MIMO OTFS检测器，采用逐块对角线带均值计算并消除数据依赖性，实现了131mW功耗和6.4Gbps吞吐率。与逐行基线设计相比，所提架构达到了完全硬件利用率。

该论文提出了一款基于物理的光线追踪渲染处理器，针对增强现实中的逼真渲染需求。通过引入BBOX交点评估器和三角网格交点评估器，将复杂3D对象分段处理，实现了线性可扩展性，平均速度提升13倍，内存开销仅增加5.6%。

该论文介绍了一款在5nm工艺下实现的机器学习系统芯片ATOMUS，其峰值性能达到32TFLOPS/128TOPS，专为延迟关键型应用设计。通过创新的架构和电路设计，解决了高性能计算中延迟与能效的平衡问题。

Emerald Rapids是第五代Intel Xeon可扩展处理器，采用多芯片封装集成两个芯片，支持最多64核、超过300MB共享L3缓存以及8通道DDR5-5600内存和32GT/s PCIe/CXL互连。该处理器针对云和企业工作负载，通用整数性能较上一代提升18%，并支持更高的内存和I/O带宽。

本文介绍了AMD在5nm工艺下设计的面积优化x86-64微处理器核心“Zen 4c”。通过减少L3缓存容量并组合L3数据宏以降低外围电路开销，实现了芯片面积仅增加10%但核心数量翻倍且总L3缓存容量保持不变。

本文介绍了一款面向旗舰智能手机的4nm工艺、3.4GHz三档全乱序ARMv9.2 CPU子系统，用于5G移动SoC。该工作首次公开采用全乱序执行的三档CPU架构，旨在实现高性能与能效的平衡，代表了移动SoC设计的范式转变。

该论文提出了一种基于自定时环（STR）的真随机数发生器（TRNG），在4nm CMOS工艺上实现了60Mb/s的高吞吐量。通过PVT变化容忍设计，确保在各种工艺、电压和温度变化下保持稳定的熵比特质量，解决了高安全性应用中随机数稳定性问题。

该论文提出了一种抗功耗和电磁侧信道攻击的AES-128核心，采用轮对齐的全局同步局部异步架构。通过使每个子模块在每个轮次中随机执行并行、串行或空操作，同时维持总操作数不变，实现了对细粒度电磁扫描攻击的抵抗。

该论文提出了一种名为PACTOR的变化容忍探针攻击检测器，用于2.5Gb/s×4通道的片间接口，在28nm CMOS工艺中实现。它解决了PCB信号迹线被探针攻击导致数据传输窃听的安全威胁，无需依赖传统加密方法的高功耗和延迟。

本文提出了一种可综合、设计无关的时序故障注入监测器，覆盖2MHz至1.26GHz的宽时钟频率范围，用于检测由时钟信号或电压篡改等低成本手段引起的故障注入攻击，保障芯片安全。

本文提出了一种在5nm工艺下实现的高密度、低功耗PUF设计，通过不稳定位检测和掩码技术，将误码率分别降低了23倍和39倍。采用泄漏偏置反相器结构避免了大的穿通电流，从而降低了功耗并提高了可靠性。

该论文在3nm工艺节点上提出了一种物理不可克隆函数（PUF），通过多模式自毁功能增强安全性，并实现了3.48×10⁻⁵的极低比特错误率（BER）。主要解决了传统PUF中BER难以低于1×10⁻⁴的挑战，通过稳定比特识别和屏蔽不稳定比特单元的方法降低错误率。

本文提出了一款28nm工艺的多用途后量子密码处理器，支持多种密钥封装机制和数字签名方案，解决了后量子密码迁移中硬件加速的通用性和能效问题。该处理器实现了69.4kOPS的吞吐量和4.4μJ/Op的能效。

该论文提出了一款基于28nm CMOS工艺的灵活RNS-CKKS处理器，用于全同态加密（FHE）的隐私保护计算。该处理器实现了2.7至13.3μJ/boot/slot的能效，解决了在服务器系统中对加密数据进行高效计算的问题。

本文提出MetaVRain，一种用于移动端元宇宙的实时超逼真3D NeRF处理器，功耗仅133mW。通过设计1D-2D混合神经网络引擎，实现了高效低功耗的NeRF推理，解决了NeRF在移动设备上实时运行的难题。

该论文提出了一款28nm工艺、功耗142mW的运动控制SoC，用于自主移动机器人（AMR）。它通过轨迹优化和物理模型生成命令序列，解决了快速变化环境下运动控制的实时性和低功耗需求。

本文提出了一款全集成端到端基因组分析加速器，用于下一代测序，实现了高吞吐量低功耗的基因数据分析，解决了传统软件分析速度慢的问题。

本文提出Amorphica，一种4副本512全连接自旋的336MHz可变形退火器，用于解决组合优化问题。通过可编程优化策略，系统能够灵活适应不同问题，提高求解效率。

本文介绍了一款面向5G移动游戏、采用4nm FinFET工艺的SoC，重点解决了高性能计算带来的热管理挑战，以在游戏过程中维持性能。

本文介绍了AMD的Zen 4 x86-64微处理器核心，采用5nm FinFET工艺制造，通过与台积电的紧密合作优化了工艺和缩放性能。该核心相比上一代Zen 3在7nm工艺上实现了显著的性能提升。

提出了一种基于eDRAM存内计算的可重构空间加速器DynaPlasia，采用三模式单元实现动态分辨率，解决了固定IMC宏大小导致的重复内存访问和利用率低的问题。

本文提出TensorCIM，一款基于28nm工艺的数字CIM张量处理器，用于加速推荐模型等超越神经网络的稀疏聚集和稀疏代数操作，通过MCM-CIM架构有效缓解数据移动瓶颈。

该论文提出了一款28nm工艺的存算一体处理器，支持浮点神经网络推理与训练，能效达到16.9-300TOPS/W。针对传统浮点CIM需要复杂逻辑或长对齐周期的问题，提出了高效浮点运算方案。

该论文提出了一种用于双层3D分解显示的光场分解处理器，能够以31fps的帧率处理7×7视角的高清光场，实现全视差裸眼3D观看体验。通过将光场分解为双层显示视图，解决了传统裸眼3D技术在景深、视场角和分辨率之间的权衡问题。

提出了一种用于癫痫发作预测的神经信号处理器，实现了每分类仅消耗96.2nJ的超低能耗，通过可适配智能技术适应不同患者的脑电特征，解决了植入式闭环神经调控系统对实时、低功耗癫痫检测的需求。

本文提出了一种单芯片全集成生物识别智能卡SoC，实现了最低1.05A/m的磁场强度，传输时间达到1014.7ms，解决了支付卡应用中生物识别认证的集成度和功耗问题。

介绍了AMD第二代7nm x86-64微处理器核心Zen3的微架构设计，实现了首次重大架构重新设计，显著提升了单线程性能和能效。通过统一L3缓存、优化前端和执行单元等改进，增强了指令级并行性和缓存效率。

本文提出了一款基于16nm工艺的784核数字信号处理器阵列，采用多层交换盒互连和2×2 dielet组装技术（10μm间距），实现了785GMACs/J的高能效。该处理器作为粗粒度可重构阵列（CGRA），支持多程序运行时重构，在能效上接近专用加速器（2-10倍以内），解决了传统FPGA缺乏时间动态性和CGRA能效差距的问题。

该论文介绍了一款采用5nm工艺的Tri-Gear ARMv9 CPU子系统，集成于5G旗舰移动SoC中，通过避免使用低阈值电压器件来降低泄漏功耗并扩展核心的可用电压频率范围，实现了3.4GHz的高频运行。

该论文介绍了POWER10™处理器，一款面向企业级工作负载的16核SMT8服务器处理器，采用7nm工艺，实现了2TB/s的片外带宽，并采用双向高带宽竞赛赛道互连结构。

本文介绍了IBM Telum微处理器，一款用于下一代IBM Z系统的16核、5+GHz双芯片模块。该处理器旨在显著提升系统性能，解决了企业级高吞吐量和可靠性的需求。

本文介绍了英特尔下一代至强可扩展处理器Sapphire Rapids，通过增加核心数、超过100MB共享L3缓存、支持DDR5内存和PCIe/CXL/UPI高速互连，提升了服务器处理器的性能和可扩展性。该处理器旨在满足数据中心对高计算密度和内存带宽的需求。

本文介绍了Ponte Vecchio（PVC），一个异构的petaop级3D处理器，由47个功能块组成，跨越五个工艺节点，通过Foveros和EMIB技术连接，实现单芯片操作，旨在支持可扩展的百亿亿次超级计算。

本文提出一种模拟矩阵处理器，用于边缘AI实时视频分析，解决了边缘设备上高效、低功耗部署机器学习模型的问题。通过模拟计算实现高吞吐量矩阵运算，支持实时视频推理。