ISSCC 2017Session 3Digital Processors10nm FinFET
本文介绍了一款集成在10nm FinFET工艺中的异构三簇十核CPU复合体，最高工作频率达2.8GHz。通过优化电源分配网络（PDN），有效提升了移动SoC的性能和能效。
▸提出了三簇异构CPU架构（tri-cluster），包含不同类型的核心以平衡性能与功耗。
▸针对10nm FinFET工艺优化了电源分配网络，降低了电压降和噪声，支持高频运行。
ISSCC 2017Session 3Digital Processors14nm
该论文介绍了一款采用14nm工艺制造的FPGA系列，通过2.5D封装技术将可编程逻辑芯片与28Gb/s收发器芯片集成在一起，解决了高性能FPGA中收发器工艺节点依赖和集成密度问题。
▸采用嵌入式互连桥（EMIB）实现2.5D封装，将14nm可编程逻辑芯片与20nm收发器芯片高效集成。
▸复用20nm收发器技术，实现收发器路线图的独立性，降低开发成本并提升性能。
ISSCC 2017Session 3Digital Processors14nm LPP FinFET (Global Foundries)
本文介绍了AMD的下一代高性能x86核心'Zen'，采用Global Foundries 14nm LPP FinFET工艺，在44mm²的Zen核心复合单元（CCX）中集成了4个核心和8MB共享L3缓存，每个核心包含0.5MB L2缓存、32KB L1数据缓存和64KB L1指令缓存，面向服务器、桌面和移动客户端应用。
▸采用14nm FinFET工艺实现高性能与能效的平衡，CCX模块化设计支持多核扩展。
▸每个核心拥有专用L2缓存和共享L3缓存架构，优化内存访问性能。
ISSCC 2017Session 3Digital Processors
本文介绍了POWER9处理器家族，针对认知计算和云基础设施需求，通过四种芯片配置提供灵活、可扩展的解决方案，并实现了25Gb/s加速器链路和16Gb/s PCIe Gen4接口。该设计解决了高带宽IO和多样化内存、核心线程及加速器选项的挑战。
▸提出四种不同芯片配置，覆盖内存端口、核心线程数和加速器选项的多样化需求
▸实现25Gb/s加速器链路和16Gb/s PCIe Gen4，提供极高IO带宽
ISSCC 2017Session 26Digital Processors
该论文介绍了POWER9处理器中用于电压降保护的适应性时钟策略，通过嵌入模拟电压降监视器（VDM）来指导数字锁相环（PLL）调整时钟频率，从而减少电压降事件所需的时序裕量。
▸提出了一种基于模拟电压降监视器的适应性时钟架构，能够实时检测电压降并动态调整时钟频率。
▸通过减少电压降事件所需的时序裕量，提高了处理器的性能和能效。
ISSCC 2017Session 26Digital Processors
该论文提出了一种基于开关电容的绝热时钟驱动器，能够在0.4V至1V的宽电压范围和1MHz至2GHz的宽频率范围内工作，实现了55.6%的时钟功耗降低，解决了传统谐振时钟方案在低于2GHz频率下难以集成电感的问题。
▸提出了一种开关电容绝热时钟驱动架构，无需电感即可实现谐振式时钟功耗降低，适用于宽电压和频率范围。
▸通过绝热开关技术，动态回收时钟网络电荷，大幅降低功耗，实测显示时钟功耗降低55.6%。
ISSCC 2017Session 26Digital Processors
该论文提出了一种可重构时钟网络，通过在不同电压下调整时钟网络深度来缓解从亚阈值到标称电压范围内的随机时钟偏差，解决了传统时钟网络在宽电压范围内性能受限的问题。
▸提出可重构时钟网络架构，根据工作电压动态调整时钟树深度，以平衡线延迟和门延迟的影响。
▸通过理论分析和实验验证，揭示了随机时钟偏差与电压和时钟网络深度的关系，并提出了相应的优化策略。
ISSCC 2017Session 26Digital Processors22nm
本文针对22nm工艺的z13微处理器，采用系统级方法进行电源噪声抑制，包括设计抑制电路并与电源分配网络建模协同。解决了高性能处理器中电源噪声导致的性能下降和可靠性问题。
▸提出系统级电源噪声抑制方法，将抑制电路设计与电源分配网络建模相结合。
▸基于22nm工艺的z13微处理器实际实现，验证了噪声抑制的有效性。
ISSCC 2017Session 21Digital Processors
该论文提出了一种用于无线功率接收器的主动失谐方案，集成了公钥密码认证和动态功率分配功能。通过优化椭圆曲线标量乘法，采用Frobenius自同态、微编码和SIPO有限域乘法器，实现了11,471门电路的低功耗设计，在0.475V电压下完成一次标量乘法仅需0.77μJ能量。
▸利用Frobenius自同态替代传统的点加倍运算，显著降低计算复杂度。
▸采用高效的微编码和串行输入并行输出有限域乘法器，仅需额外2个寄存器即可完成标量乘法，优化了面积和功耗。
ISSCC 2017Session 21Digital Processors65nm CMOS
该论文提出了一种基于混合信号处理的线性变换空间滤波器，实现了8×8矩阵向量乘法，在65nm CMOS工艺中达到2pJ/MAC的能效，并具有84dB的干扰抑制能力。解决了传统模拟矩阵乘法器分辨率低、干扰抑制不足的问题，适用于源分离和定位等任务。
▸采用混合信号线性变换架构，结合模拟计算与数字控制，实现高精度14b分辨率。
▸通过空间滤波技术实现84dB的干扰抑制，显著提升信号处理质量。
ISSCC 2017Session 21Digital Processors
该论文提出了一种仅消耗12nW功率的始终开启声学感知与物体识别微系统，通过频域特征提取和支持向量机（SVM）分类器实现低功耗智能声学检测，解决了超小型IoT设备在持续感知中的功耗瓶颈。
▸实现12nW超低功耗的始终开启声学感知，适用于电池供电的微型IoT设备。
▸采用频域特征提取方法，降低计算复杂度并提升识别效率。
ISSCC 2017Session 21Digital Processors
本文提出了一种高度集成的压电致动器驱动器，能够在3-5V输入下产生100Vpp输出，功耗57.7mW，THD+N仅0.42%。解决了从低压电源高效产生低失真高压波形的问题，适用于触觉反馈、冷却风扇等应用。
▸实现了从低压（3-5V）到高压（100Vpp）的高效转换，同时保持极低的THD+N（0.42%）。
▸高度集成设计，减少了外部元件数量，适合小型化应用。
ISSCC 2017Session 21Digital Processors
该论文提出了一种用于超声电手术刀的降阶滑模控制器，并辅以PLL鉴频器，解决了压电换能器在不同手术功能间切换时功率调节精度和响应速度的挑战。
▸提出降阶滑模控制器实现精确的机械功率调节，克服传统PWM小信号模型的局限性。
▸引入辅助PLL频率鉴频器，增强频率跟踪能力，支持快速切换手术功能。
ISSCC 2017Session 21Digital Processors180nm CMOS
该论文提出了一种完全无线的亚立方毫米级眼压监测微系统，集成了供电线圈、遥测天线、压阻式MEMS压力传感器和180nm CMOS压力传感芯片，用于植入眼前房以实时监测眼压，解决传统眼压测量无法捕捉昼夜变化和体位依赖性的问题。
▸实现了亚立方毫米级（<1mm³）的完全无线植入式眼压监测微系统，体积极小。
▸集成了供电线圈、遥测天线、MEMS传感器和CMOS芯片于一体，实现无线供电和数据传输。
ISSCC 2017Session 21Digital Processors
该论文提出了一种用于3D肺通气监测的电气阻抗断层扫描(EIT) SoC及48通道集线器SoC，实现了1.4mΩ灵敏度和94dB动态范围，解决了3D EIT中布线复杂、噪声大及电极接触变化等设计挑战。
▸实现了1.4mΩ灵敏度和94dB动态范围的EIT SoC，显著提升阻抗检测精度。
▸提出48通道集线器SoC架构，支持3D肺通气实时成像，克服了2D EIT空间信息不足的问题。
ISSCC 2017Session 21Digital Processors
该论文提出了一种纳瓦级电路接口，用于与全细胞细菌传感器集成，以检测低水平生物发光。通过设计超低功耗读出电路，解决了传统检测硬件功耗高的问题，使能量收集成为可行方案。
▸提出纳瓦级功耗的生物发光检测电路接口，显著降低系统功耗。
▸实现与全细胞细菌传感器的集成，支持自主式小分子检测。
ISSCC 2017Session 14Digital Processors
该论文提出了一种全集成数据处理器，用于下一代测序（NGS）中的DNA映射加速。通过专用硬件设计实现Suffix Array排序和向后搜索，在135mW低功耗下完成高通量DNA数据分析，解决了传统软件处理时间过长的问题。
▸首次提出全集成专用数据处理器，将NGS数据映射的两个关键步骤（SA排序和向后搜索）通过硬件加速实现，显著提升处理速度。
▸在仅135mW功耗下完成高性能DNA映射，实现了能效与吞吐量的良好平衡。
ISSCC 2017Session 14Digital Processors
本文提出了一款功耗仅288μW的可编程深度学习处理器，集成了270KB片上权重存储，采用非均匀存储层次结构降低能耗，适用于移动物联网边缘智能。
▸采用非均匀存储层次结构（non-uniform memory hierarchy），有效降低深度学习推理中的片上存储访问功耗。
▸实现极低功耗（288μW）的可编程深度学习加速，适合电池供电的物联网设备。
ISSCC 2017Session 14Digital Processors
提出了一款0.62mW超低功耗卷积神经网络人脸识别处理器，集成了CMOS图像传感器和持续运行的Haar特征检测，用于可穿戴设备的人脸识别和用户认证，解决了功耗与识别准确率的矛盾。
▸首次将超低功耗CNN人脸识别处理器与CIS集成，实现always-on人脸检测与识别。
▸采用Haar级联预筛选与CNN分类两级流水线，大幅降低系统功耗至0.62mW。
ISSCC 2017Session 14Digital Processors
该论文提出了一种可扩展的语音识别器，采用深度神经网络声学模型和语音激活电源门控技术，优先考虑语音活动检测（VAD）的准确性以减少误唤醒。通过集成三种VAD算法（能量、谐波、调制频率），在保证低功耗的同时提升了系统可靠性。
▸提出了一种结合深度神经网络声学模型与语音激活电源门控的可扩展语音识别架构，有效降低系统平均功耗。
▸集成了三种不同原理的VAD算法（能量、谐波、调制频率），允许根据应用场景权衡准确性与功耗。
ISSCC 2017Session 14Digital Processors28nm CMOS
该论文提出了一款28nm SoC，集成了一个1.2GHz的稀疏深度神经网络引擎，通过Razor动态时序误差跟踪和弹性技术，实现了在>0.1时序错误率下仍能正常工作，显著降低电压裕度，能效达到568nJ/预测。解决了IoT设备中ML工作负载的能效和鲁棒性问题。
▸采用Razor技术实现时序误差容忍，允许大幅降低电压裕度，从而提升能效。
▸设计稀疏DNN引擎架构，在高时钟频率（1.2GHz）下实现低功耗（568nJ/预测）。
ISSCC 2016Session 4Digital Processors65nm
本文提出了一种基于ReRAM的非易失性处理器，在65nm工艺下实现。通过自适应技术，恢复时间减少6倍，时钟频率提高4倍，解决了能量收集系统中间歇供电导致的数据丢失和性能瓶颈问题。
▸采用ReRAM作为非易失性存储元件，实现快速状态恢复，恢复时间降低6倍。
▸通过自适应时钟频率技术，在保证可靠性的前提下将工作频率提升4倍。
ISSCC 2016Session 4Digital Processors65nm CMOS
该论文提出了一种在65nm CMOS工艺下实现的共享对数浮点单元（LNS-FPU），用于加速非线性函数核的计算。通过采用对数数制（LNS）替代传统浮点运算，简化了乘法、除法和指数等复杂操作，从而在0.8V电压下实现了每FLOP仅6.4至29.2pJ的高能效，适用于物联网和可穿戴设备等需要大动态范围的应用。
▸提出基于对数数制（LNS）的共享浮点单元架构，将复杂的浮点乘法、除法、指数运算转换为简单的加法、减法和查找表操作，显著降低功耗和面积。
▸采用共享设计，使多个处理单元可复用该LNS-FPU，进一步减少硬件开销，在65nm CMOS工艺下实现0.8V超低电压工作，能效达到6.4-29.2pJ/FLOP。
ISSCC 2016Session 4Digital Processors16nm FinFET
该论文提出了一款基于16nm FinFET工艺的异构九核SoC，用于下一代汽车信息娱乐系统，满足ISO26262 ASIL-B功能安全标准，将随机硬件失效率降低至10^-7以下。通过集成多种处理器核和安全机制，解决了汽车座舱系统对高性能计算和功能安全性的双重需求。
▸采用异构九核架构，包括高性能CPU、GPU和专用安全核，在提升计算能力的同时实现功能安全隔离。
▸通过硬件冗余和自检机制，使随机硬件失效率低于10^-7，满足ASIL-B等级要求。
ISSCC 2016Session 4Digital Processors
该论文提出了一款用于汽车信息系统的全高清12通道视频处理SoC，功耗仅197mW，延迟70ms，解决了车载集成座舱系统中多路视频处理的高功耗和实时性难题。
▸采用低功耗视频处理架构，实现12通道全高清视频的并行处理。
▸通过优化的流水线设计和内存管理，将处理延迟降低至70ms。
ISSCC 2016Session 4Digital Processors20nm
该论文介绍了一款采用20nm工艺、主频2.5GHz的超低功耗三簇CPU子系统，通过自适应功率分配技术优化移动SoC性能。为了解决片上功率精确计量问题，提出了时钟活动加法器（CAA）等新电路，实现了高效的能量管理。
▸提出时钟活动加法器（CAA），用于精确测量开关活动功耗，实现片上功率计量。
▸采用自适应功率分配机制，在三簇CPU之间动态调整功耗，以最优方式满足移动SoC的性能和能效需求。
ISSCC 2016Session 4Digital Processors28nm CMOS
本文提出五种系统电源管理技术，用于提高28nm x86-64微处理器的性能和能效。这些技术克服了Vmax可靠性、基础设施限制、老化及热限制等障碍，在成熟SoC上实现了高达15%的性能提升。
▸通过动态电压频率调整和自适应电源管理，在保证可靠性的前提下提升性能。
▸利用智能电压噪声消除技术减少安全裕度，从而提升频率。
ISSCC 2016Session 4Digital Processors14nm
本文介绍了一款采用14nm工艺的第六代核心处理器SoC，实现了低功耗和高性能。通过专用模拟电路控制功率门控晶体管的上电时序以避免可靠性问题，并采用低功耗常开电源实现寄存器原位保持，从而降低待机功耗。
▸通过专用模拟电路以可控速率同时上电所有功率门控晶体管，避免因启动电流过大导致的可靠性问题。
▸采用约1mW常开电源实现架构寄存器的原位保持，显著降低待机功耗。
ISSCC 2015Session 4Digital Processors28nm HKMG planar dual-oxide FET
该论文介绍了AMD的下一代移动加速处理单元（APU）Carrizo，它集成了四个Excavator处理器核心和八个Radeon图形核心，采用28nm HKMG平面双栅氧化层FET工艺，旨在优化功耗和面积效率。
▸集成了四个Excavator处理器核心和八个GCN图形核心，实现高性能移动计算。
▸采用28nm HKMG平面双栅氧化层FET工艺，具有三种阈值电压的薄氧化物器件和12层铜基互连，优化功耗和面积。
ISSCC 2015Session 4Digital Processors22nm Tri-Gate CMOS
该论文提出了一种在22nm Tri-Gate CMOS工艺中实现的自适应和弹性多米诺寄存器文件，通过原位时序裕度和错误容忍技术，有效应对工艺变化、电压降、温度和老化问题，实现了409GOPS/W的高能效。
▸提出自适应时序裕度技术，动态调整寄存器文件的工作点以优化能效。
▸引入错误容忍机制，允许在时序违规时进行错误恢复，提高可靠性。
ISSCC 2015Session 4Digital Processors22nm CMOS
本文介绍了Intel Xeon E5-2600 v3处理器，采用22nm tri-gate CMOS工艺，集成18个双线程Haswell核心、45MB L3缓存、DDR4内存控制器和高速互连，实现了33%的性能提升。该处理器面向企业级服务器市场，解决了多核高性能与功耗效率的平衡问题。
▸采用22nm tri-gate CMOS工艺，集成18个双线程Haswell核心，实现高密度与低功耗。
▸集成45MB共享L3缓存和4通道DDR4-2133内存控制器，提升内存带宽和延迟性能。
ISSCC 2015Session 4Digital Processors28nm Bulk CMOS
该论文介绍了一款基于12核1.8GHz 28nm Bulk CMOS 64b SoC的节能微服务器，专为大数据应用设计，集成了整个服务器主板功能。通过高密度封装和高效架构，实现了188K CoreMark的性能，解决了传统服务器功耗高、密度低的问题。
▸集成了12个高性能核心，运行频率1.8GHz，在28nm工艺下实现188K CoreMark的服务器级性能。
▸采用单片SoC架构集成服务器主板功能（除DRAM和电源转换），大幅降低系统体积和功耗。
ISSCC 2015Session 4Digital Processors
该论文介绍了Oracle SPARC M7处理器的细粒度自适应电源管理系统，旨在最大化商业、云和大数据工作负载的性能，同时满足热和电气约束。系统通过毫秒到秒级的时间常数维持硅片温度在目标范围内，并确保电源电流低于阈值。
▸提出了一种细粒度自适应电源管理方法，能够根据实时热和电气约束动态调整处理器性能。
▸实现了毫秒到秒级的时间常数控制，以快速响应温度变化并保持芯片在安全范围内。
ISSCC 2015Session 4Digital Processors20nm CMOS
本文介绍了Oracle SPARC M7处理器，采用20nm工艺集成32个S4核心和64MB L3缓存，通过引入应用数据完整性、低延迟高吞吐片上网络和数据库分析加速器等特性，实现了相比前代SPARC M6超过3倍的商业应用吞吐性能提升。
▸采用S4核心架构，提升单核性能与能效。
▸设计64MB L3缓存子系统，支持应用数据完整性保护。
ISSCC 2015Session 4Digital Processors22nm SOI CMOS
该论文介绍了IBM在22nm SOI工艺上设计的下一代System z微处理器，解决了高性能企业级计算中的功耗、频率和可靠性挑战。通过创新的电路设计和架构优化，实现了显著的性能提升和能效改进。
▸采用22nm SOI工艺，结合高-k金属栅极技术，实现了更高的晶体管密度和性能。
▸引入自适应电压调节和动态频率调整技术，优化了功耗与性能的平衡。
ISSCC 2015Session 23Digital Processors28nm CMOS
本文介绍了一款高度集成的智能手机SoC，集成了异构八核CPU复合体，采用28nm high-κ metal-gate CMOS工艺制造，通过先进的高性能和低功耗技术，满足了智能手机对计算能力和电池续航的双重需求。
▸采用异构八核CPU架构，结合高性能大核与低功耗小核，实现灵活的任务调度与功耗优化。
▸应用先进的低功耗设计技术，包括动态电压频率调整和电源门控，显著降低SoC功耗。
ISSCC 2015Session 23Digital Processors
本文提出了一款用于光场应用的五视图深度估计处理器，能够以30fps的速度处理1920×1080全高清深度图，功耗仅为611mW。该芯片在深度精度与功耗之间提供了灵活的权衡，解决了主动传感方法分辨率有限和功耗高的问题。
▸首次实现支持五视图光场图像的全高清深度估计处理器，兼顾高分辨率与低功耗。
▸通过可配置的深度精度与功耗权衡机制，适应不同应用场景需求。
ISSCC 2015Session 23Digital Processors20nm high-κ metal-gate
该论文介绍了一款采用20nm高介电常数金属栅极工艺的异构移动SoC，集成了64位四核CPU和六核GPU，以满足高性能智能移动设备对计算和图形处理能力的迫切需求。通过异构架构和先进工艺，实现了高性能与高能效的平衡。
▸在20nm high-κ金属栅极工艺上实现64位四核CPU与六核GPU的异构集成，针对移动设备优化功耗与性能。
▸通过独特的电源管理和架构设计，在提供高性能计算和图形渲染的同时，保持低功耗特性。
ISSCC 2015Session 18Digital Processors65nm CMOS
该论文提出了一种用于4×4 256-QAM MIMO系统的MMSE-非二进制LDPC迭代检测-解码器，在65nm CMOS工艺下实现了2.4mm²面积和130mW功耗，通过软输入软输出检测与解码的迭代交换软信息，降低了可靠传输所需的信噪比。
▸采用MMSE检测与非二进制LDPC解码的迭代结构，提升了MIMO系统的检测与解码性能。
▸在65nm CMOS工艺下实现了低面积（2.4mm²）和低功耗（130mW）的硬件实现，适用于移动通信场景。
ISSCC 2015Session 18Digital Processors28nm CMOS
本文实现了一款28nm CMOS工艺的4K H.265/HEVC视频编解码芯片，核心面积仅2.16mm²，能效达到0.5nJ/Pixel。该芯片集成了H.265和H.264双标准编解码器，适用于多格式智能手机应用，解决了超高清视频实时编解码的高功耗和面积挑战。
▸实现了0.5nJ/Pixel的超低功耗4K HEVC编解码，能效大幅优于同期设计。
▸采用28nm工艺和紧凑架构，核心面积仅2.16mm²，适合智能手机集成。
ISSCC 2015Session 18Digital Processors
University of California, Los Angeles, CA Compressive sensing (CS) is a promising solution for low-power on-body sensors for 24/7 wireless health monitoring [1]. In such an application, a mobile data
ISSCC 2015Session 18Digital Processors
本文提出了一种矩阵乘法ADC，将机器学习分类器的特征提取和分类合并为一个矩阵运算，直接在数据转换过程中实现分类，从而减少所需的乘法次数。该方法针对嵌入式传感系统中信号分析复杂的问题，利用数据驱动的机器学习替代传统解析模型。
▸提出一种算法公式，将特征提取和分类合并为单个矩阵，减少总乘法次数。
▸设计一种矩阵乘法ADC（MMADC），直接在数据转换阶段完成矩阵运算和分类。
ISSCC 2015Session 18Digital Processors
本文提出一种超低功耗物体识别处理器，工作在0.5V电压下仅消耗54µW功耗。通过几何词汇树结构实现93.5%的识别准确率，并采用数据库压缩技术减少47.5%的存储开销，解决了物联网应用中连续视觉处理的高功耗与有限电池容量之间的矛盾。
▸提出0.5V超低电压操作的物体识别处理器架构，大幅降低功耗至54µW。
▸采用几何词汇树（Geometric Vocabulary Tree）提升识别准确率达93.5%。
ISSCC 2015Session 18Digital Processors
本文提出了一款用于图像识别的异构多核SoC，集成了基于颜色的物体分类加速器，实现了1.9TOPS的性能和564GOPS/W的能效，旨在满足高级驾驶辅助系统（ADAS）对实时多任务识别和高检测率的需求。
▸提出了一种基于颜色的物体分类加速器，通过颜色特征实现高效物体检测与分类。
▸采用异构多核架构，结合通用处理器与专用加速器，在1.9TOPS性能下实现564GOPS/W的高能效。
ISSCC 2015Session 18Digital Processors
本文提出了一种用于低功耗移动头戴显示（HMD）应用的3D堆叠注视激活对象识别系统，解决了传统HMD用户界面缺乏智能性和隐私问题。该系统通过注视激活交互和高效的对象识别算法，实现了2.71nJ/pixel的极低能耗。
▸采用3D堆叠架构集成传感器和处理器，实现紧凑低功耗的视觉系统。
▸提出注视激活（gaze-activated）的用户交互方式，避免语音输入带来的隐私问题。
ISSCC 2015Session 14Digital Processors
本文提出了一种采用亚采样技术的全数字分数-N频率合成器，解决了传统TDC分辨率限制导致的ADPLL噪声性能差的问题。实现了-111dBc/Hz的带内相位噪声和-242dB的FOM。
▸采用亚采样技术替代传统TDC，提高了时间分辨率，降低了带内相位噪声。
▸全数字架构，避免了模拟电路的非理想性，适用于先进工艺。
ISSCC 2015Session 14Digital Processors
本文提出了一种面积为0.009mm²、功耗2.06mW、频率范围32-2000MHz的二阶ΔΣ模拟bang-bang数字锁相环（PLL），通过前馈延迟锁定和相位环路实现宽频率范围和低功耗。该设计针对先进工艺下模拟PLL面临的挑战，采用全数字方式替代传统模拟PLL。
▸采用二阶ΔΣ模拟bang-bang架构，在数字PLL中实现类似模拟的噪声整形，同时保持数字电路的抗干扰性和可扩展性。
▸引入前馈延迟锁定和相位环路，有效扩展了工作频率范围（32-2000MHz），且面积和功耗极低。
ISSCC 2015Session 14Digital Processors
本文提出一种原位传感技术，用于在SRAM寄存器文件中直接测量PMOS晶体管的阈值电压退化，从而感知负偏置温度不稳定性（NBTI）老化效应。该技术能够在现场工作，并对温度和电压变化具有鲁棒性，为动态可靠性管理（DRM）提供基础。
▸提出一种直接在SRAM位单元中感知PMOS阈值电压的原位技术，无需额外测试结构。
▸该技术能够在现场（in-field）工作，且对温度和电压变化具有鲁棒性，适用于实际运行环境。
ISSCC 2015Session 14Digital Processors28nm CMOS
该论文提出了一种全数字电源传输监测器，用于分析28nm双核ARM Cortex-A57集群中的交流电源噪声问题，旨在解决高电流密度和电源约束下的系统可靠性挑战。
▸提出全数字电源传输监测器，无需模拟电路即可实时监测交流电源噪声。
▸在28nm工艺下实现双核ARM Cortex-A57集群的片上电源噪声分析，支持高电流密度场景。
ISSCC 2015Session 14Digital Processors16nm FinFET CMOS
该论文提出了一款在16nm FinFET CMOS工艺中实现的分数N全数字锁相环（ADPLL），工作频率范围为0.25至4GHz，集成抖动仅为1.22ps。利用FinFET器件作为数字开关，克服了其模拟线性特性差的限制，实现了高性能和快速锁定的PLL。
▸首次在16nm FinFET工艺中实现全数字PLL，利用FinFET作为开关而非线性放大器，解决了FinFET器件尺寸有限不适用于传统模拟设计的问题。
▸实现了0.25至4GHz的宽频率范围和1.22ps的超低集成抖动，性能优于先前在平面工艺中的ADPLL。