ISSCC 2017Session 6Wireline I/O65nm CMOS
本文提出了一款在65nm CMOS工艺下实现的60Gb/s NRZ收发器，功耗仅288mW，能效为4.8pJ/b。该收发器采用自适应均衡和波特率时钟数据恢复技术，解决了超高速有线通信中数据率提升与功耗约束之间的矛盾。
▸在65nm CMOS工艺中实现了60Gb/s的NRZ收发器，相比之前28-40nm工艺的56.5Gb/s设计，在更老工艺下达到更高数据率。
▸采用自适应均衡技术，能够根据信道特性自动调整均衡参数，提升信号完整性。
ISSCC 2017Session 27Medical & Bio0.18μm CMOS
本文提出了一种用于神经记录的斩波放大器，能够容忍高达80mVpp的差分模式和650mVpp的共模干扰，同时保持1.6GΩ的输入阻抗和2.8μW的低功耗，解决了闭环神经调控中刺激伪影导致前端饱和的问题。
▸提出了一种高输入阻抗的斩波放大器结构，通过阻抗提升技术实现1.6GΩ输入阻抗，同时抑制共模干扰。
▸设计了能够容忍80mVpp差分和650mVpp共模伪影的电路，在1Hz至5kHz信号带宽内保持线性输入范围。
ISSCC 2017Session 26Digital Processors
该论文提出了一种基于开关电容的绝热时钟驱动器，能够在0.4V至1V的宽电压范围和1MHz至2GHz的宽频率范围内工作，实现了55.6%的时钟功耗降低，解决了传统谐振时钟方案在低于2GHz频率下难以集成电感的问题。
▸提出了一种开关电容绝热时钟驱动架构，无需电感即可实现谐振式时钟功耗降低，适用于宽电压和频率范围。
▸通过绝热开关技术，动态回收时钟网络电荷，大幅降低功耗，实测显示时钟功耗降低55.6%。
ISSCC 2017Session 24Wireless
本文提出一种时间交织滤波-混叠接收机前端，利用采样积分-转储电路和周期性时变电阻实现等效FIR滤波，解决了传统N-path滤波匹配差和电荷域滤波噪声高的问题。该设计在小于4倍带宽的频偏处实现了超过70dB的阻塞抑制。
▸提出时间交织滤波-混叠架构，结合采样积分与周期性时变电阻，实现尖锐的等效FIR滤波，同时改善匹配和噪声性能。
▸利用时间交织技术降低对器件匹配的要求，相比传统N-path和电荷域滤波，在保持高抑制的同时提升噪声和线性度。
ISSCC 2017Session 21Digital Processors65nm CMOS
该论文提出了一种基于混合信号处理的线性变换空间滤波器，实现了8×8矩阵向量乘法，在65nm CMOS工艺中达到2pJ/MAC的能效，并具有84dB的干扰抑制能力。解决了传统模拟矩阵乘法器分辨率低、干扰抑制不足的问题，适用于源分离和定位等任务。
▸采用混合信号线性变换架构，结合模拟计算与数字控制，实现高精度14b分辨率。
▸通过空间滤波技术实现84dB的干扰抑制，显著提升信号处理质量。
ISSCC 2017Session 20Digital Circuits
该论文提出了一种基于逐次逼近的数字低压差稳压器（DLDO），通过PD补偿和亚LSB占空比控制技术，实现了从100nA到2mA的宽负载电流范围，并达到15.1ns的快速瞬态响应，解决了传统模拟LDO在低输入电压下无法工作的问题。
▸采用逐次逼近架构实现数字LDO，结合PD补偿技术提高环路稳定性。
▸引入亚LSB占空比控制，实现精细的电压调节和低纹波输出。
ISSCC 2017Session 2Power Management
该论文提出了一种Class-G电压模式Doherty功率放大器，结合了Class-G和Doherty技术以提高在高PAPR调制下的效率，并解决了模式转换导致的毛刺问题。实现了在6dB以上回退范围内的效率提升。
▸将Class-G电源调制与Doherty架构相结合，实现了宽回退范围内的效率增强
▸通过电压模式设计减少了模式转换时的毛刺和失真
ISSCC 2017Session 19Clocking & PLLs
该论文提出一种鲁棒的分数N频率合成器架构，实现了0.25倍参考频率的环路带宽，同时将ΔΣ调制器在fREF/2处的噪声峰值降低62dB，解决了传统合成器带宽受限的问题。
▸提出简单鲁棒的分数N架构，在不显著牺牲带宽前提下大幅抑制ΔΣ噪声峰值62dB。
▸实现环路带宽达到0.25fREF，突破传统fREF/10限制。
ISSCC 2017Session 17Wireline I/O0.13μm BiCMOS
该论文提出了一种工作在318-370GHz的驻波二维相控阵，采用0.13μm BiCMOS工艺实现。针对太赫兹频段晶体管功率受限和变容管品质因数低的问题，利用谐波振荡器设计实现了宽频率覆盖和波束扫描功能。
▸提出基于驻波振荡器的二维相控阵结构，无需传统移相器即可实现太赫兹波束扫描。
▸利用谐波振荡器技术克服晶体管fmax限制，在318-370GHz范围内实现有效辐射。
ISSCC 2016Session 5Analog Circuits
该论文提出一种用于闭环神经调节的斩波稳定生物信号放大器，能够在存在大刺激伪影的情况下记录微小神经信号。通过提升输入阻抗至300MΩ并实现40mVpp线性输入范围，同时仅消耗2µW功耗，解决了传统前端难以同时处理大信号和保持信号完整性的问题。
▸提出一种斩波稳定生物信号放大器，实现了40mVpp的线性输入范围，能够处理大刺激伪影而不失真。
▸通过电路技术将输入阻抗提升至300MΩ，显著降低信号源负载效应，提高记录质量。
ISSCC 2016Session 25mm-Wave65nm CMOS
本文提出了一种基于65nm CMOS工艺的100GHz无Dicke开关辐射计，通过消除传统Dicke辐射计中参考负载切换的时间浪费，实现了100%的时间效率，同时达到0.43K的噪声等效温差（NEΔT）。该设计适用于地球科学遥感、被动成像等应用。
▸创新点1：采用Dicke-free架构，避免了传统Dicke辐射计中50%的时间浪费于参考负载，实现100%时间效率。
▸创新点2：在65nm CMOS工艺下，于100GHz频段实现了0.43K的超低噪声等效温差，性能优于此前硅基辐射计。
ISSCC 2016Session 23Wireline I/O
该论文提出了一种采用极简设计方法的40Gb/s有线接收器，通过减少数据路径和时钟路径中的级数来降低功耗并提高带宽，实现了0.35mW/Gb/s的功率效率，显著优于传统接收器。
▸采用极简主义设计，避免前端连续时间线性均衡器（CTLE）中的多级结构，减少功耗和带宽限制。
▸不使用正交振荡器，简化时钟路径以降低功耗。
ISSCC 2016Session 2RF & Wireless0.13μm BiCMOS
该论文提出了一种工作在190.5GHz的模式切换VCO，采用0.13μm BiCMOS工艺，通过创新的模式切换技术实现了20.7%的连续调谐范围和-2.1dBm的最大输出功率，解决了毫米波/太赫兹频段VCO调谐范围受限的问题。
▸提出了一种模式切换技术，通过在不同谐振模式间切换来扩展VCO的调谐范围，克服了变容管低品质因数和寄生电容的限制。
▸在190.5GHz频段实现了20.7%的连续调谐范围，同时保持了-2.1dBm的高输出功率，性能优于同类设计。
ISSCC 2016Session 13Wireless45nm CMOS SOI
该论文提出了一种基于注入锁定技术的outphasing调制器，用于微波高容量通信系统，解决了高峰均比（PAPR）波形下的发射效率问题。在45nm CMOS SOI工艺上实现了30dB动态范围和22%系统效率。
▸采用注入锁定技术实现outphasing调制，避免了传统片外或片上DSP的复杂性和功耗。
▸在45nm CMOS SOI工艺上集成，实现了30dB动态范围和22%系统效率的高性能指标。
ISSCC 2016Session 12Power Management
该论文提出了一种名为“飞域”的DC-DC转换器，用于为Cortex-M0处理器供电，实现了90.8%的高效率。解决了现代SoC中多电源域需要全集成、高效率且支持大动态电流范围的DC-DC转换器的难题。
▸提出飞域（Flying-Domain）架构，通过动态调整转换器的工作域来优化效率。
▸实现了全集成DC-DC转换器，无需外部元件，支持从高功率到低功耗模式的宽电流范围。
ISSCC 2015Session 25RF & Wireless
提出了一种2.4GHz 4mW的无电感RF整数N合成器架构，解决了接收机中最后一个电感问题。采用环形振荡器替代LC-VCO，实现了与传统LC振荡器相当的相位噪声和FOM，同时显著减小面积、降低耦合、拓宽调谐范围并支持多相位输出。
▸提出无电感RF合成器架构，消除片上最后一个电感的困扰，实现完全无电感的接收机。
▸使用环形振荡器替代LC-VCO，在保持性能的前提下获得更小面积、更宽调谐范围和易于多相输出的优势。
ISSCC 2015Session 11Image Sensors
该论文提出了一种基于超声波的集成系统用于精确测量体脂成分，解决了传统阻抗测量法受皮肤湿度、代谢活动等因素影响而精度不足的问题。通过超声波直接测量脂肪和肌肉层厚度，实现了更准确的体脂评估。
▸采用超声波技术替代传统的生物电阻抗法，直接测量脂肪和肌肉层厚度，提高了体脂测量的准确性。
▸将超声换能器与信号处理电路集成在单一系统中，实现了低成本、易用性的体脂监测方案。
ISSCC 2014Session 8Wireline I/O0.18µm CMOS
本文提出了一种在0.18µm CMOS工艺下实现的8.2-10.3Gb/s全速率线性参考less时钟数据恢复（CDR）电路，无需频率检测器。通过创新的架构设计，解决了传统参考less CDR在频率捕获与相位锁定转换过程中的鲁棒性问题，同时简化了系统复杂度。
▸提出了一种无需频率检测器的全速率线性参考less CDR架构，避免了传统双环架构中频率捕获与相位锁定转换的鲁棒性问题。
▸在0.18µm CMOS工艺下实现了8.2-10.3Gb/s的宽工作范围，且无需外部参考时钟或电容阵列调谐。
ISSCC 2014Session 4Power Management
本文提出了一种全集成递归开关电容DC-DC转换器，支持15个电压转换比率，效率高达85%，输出电压范围0.1-2.2V。解决了传统开关电容转换器仅在离散比率下高效、以及需要外部电感或线性调节导致尺寸或损耗增加的问题。
▸采用递归开关电容结构，实现15个电压转换比率，覆盖宽输出电压范围。
▸通过优化开关和电容尺寸，在全集成条件下达到85%的高效率。
ISSCC 2014Session 27Digital Circuits40nm CMOS
A Multi-Granularity FPGA with Hierarchical Interconnects for Efficient and Flexible Mobile Computing
本文提出了一种多粒度FPGA，通过分层互连结构实现高效灵活移动计算，解决了传统专用加速器导致的暗硅和缺乏灵活性的问题。
▸提出多粒度逻辑块混合架构，结合不同粒度处理单元提升能效和灵活性。
▸设计分层互连网络，优化数据传输延迟和功耗，适应移动计算需求。
ISSCC 2014Session 20Wireless
本文提出一种功耗仅20mW的GSM/WCDMA宽带接收机，通过RF信道选择技术解决了传统N-path滤波器在窄带应用中选择性不足、LNA需承受强阻塞以及功耗过高（约60mW）的问题。
▸采用RF信道选择架构，在射频域直接实现窄带滤波，避免LNA承受强阻塞。
▸通过优化电路设计将功耗从传统方案的60mW降低至20mW，同时满足GSM/WCDMA的窄带选择性要求。
ISSCC 2014Session 2Wireline I/O
本文提出了一种半速率25Gb/s CMOS均衡器，功耗仅5.8mW，效率达0.232mW/Gb/s，远低于1mW/Gb/s的常规目标。通过采用电荷转向技术，解决了高速率下功率-速度权衡的挑战，适用于100GbE等多通道接收机。
▸采用电荷转向技术实现低功耗均衡器，显著降低功耗。
▸半速率架构设计，在25Gb/s速率下实现5.8mW超低功耗。
ISSCC 2014Session 14mm-Wave90nm SiGe BiCMOS
针对太赫兹开环信号源频率漂移问题，采用90nm SiGe BiCMOS工艺设计了一款300GHz频率合成器，实现了7.9%的锁定范围。该合成器通过锁相环或注入锁定技术提高了频率稳定性，适用于相干通信和雷达系统。
▸在300GHz频段实现了7.9%的宽锁定范围频率合成器。
▸采用90nm SiGe BiCMOS工艺，兼顾高频性能与集成度。
ISSCC 2013Session 21Power Management
本文提出了一种全集成电池连接的开关电容电压调节器，实现了亚纳秒级响应速度，无需片外元件。该设计解决了移动设备中电池电压与处理器所需低电压之间的转换问题，同时支持高功率密度和高效能。
▸首次实现全集成电池连接的开关电容电压调节器，无需外部电感或电容，减小了系统体积和成本。
▸实现了亚纳秒级的瞬态响应，能够快速适应负载变化，适用于高性能处理器供电。
ISSCC 2013Session 2Wireline I/O40nm LP CMOS
该论文提出了一种采用40nm LP CMOS工艺的22Gb/s 2抽头部分响应判决反馈均衡器（prDFE）接收器，通过冗余决策将关键反馈环路从模拟前端移至后切片器域，突破了传统DFE的速度限制，实现了0.94mW/Gb/s的高能效。
▸提出部分响应DFE（prDFE）架构，通过冗余决策将1-UI反馈环路从模拟前端移到数字域，消除了高速设计的瓶颈。
▸在40nm LP CMOS工艺下实现了22Gb/s的数据速率和0.94mW/Gb/s的卓越功耗效率，展示了低功耗高速接收器的设计方法。
ISSCC 2013Session 2Wireline I/O65nm CMOS
本文提出了一种采用多相采样技术的32-48Gb/s串行发射机，在65nm CMOS工艺中实现。该设计消除了传统串行器中最后一级的建立/保持时间约束，避免了延迟匹配缓冲器或校准环路，从而降低了功耗和面积开销。
▸利用多相采样技术替代传统高速串行器的最后一级多路复用，放宽了定时约束，支持更宽的工作速率范围。
▸无需延迟匹配或校准电路，在PVT变化下自动满足时序要求，降低了复杂度。
ISSCC 2013Session 2Wireline I/O65nm CMOS
本文提出了一种采用65nm CMOS工艺的3抽头判决反馈均衡器（DFE），实现了66Gb/s的数据率与仅46mW的低功耗。通过解决传统环路展开（loop-unrolling）DFE中因选择器MUX引入的额外延迟及复杂度指数增长问题，满足了高速I/O对均衡器性能的严苛需求。
▸提出了适用于66Gb/s高速率的3抽头DFE架构，通过优化关键路径时序避免了传统环路展开带来的延迟和复杂度问题。
▸实现了在65nm CMOS工艺下46mW的超低功耗，在同类高速均衡器中具有显著的能效优势。
ISSCC 2013Session 19Wireless65nm CMOS
本文提出了一种用于2.4GHz WLAN的数字调制发射机，集成了相位路径和动态负载调制技术，以解决Wi-Fi发射机在高峰均功率比OFDM调制下回退效率低的问题。该设计在65nm CMOS工艺中实现，无需片外相位调制仪器。
▸集成了数字相位路径，避免了传统极坐标或outphasing架构中需要片外仪器进行相位调制的问题。
▸采用动态负载调制技术，提高了发射机在功率回退时的效率。
ISSCC 2013Session 16Medical & Bio
该论文设计了一款集成1024通道的高顺应电压SoC用于视网膜假体，旨在解决电极尺寸减小导致的高阻抗和需要大量通道以支持面部识别和阅读的挑战。芯片面积仅37.6mm2，适合植入式应用。
▸实现了1024通道的高密度刺激器集成，显著超过现有60通道商业产品。
▸采用高顺应电压设计以适应高达30kΩ的电极-组织阻抗，确保有效刺激。
ISSCC 2013Session 13Wireless65nm LP CMOS
该论文提出了一种用于8Gb/s 60GHz接收机的混合信号32抽头RX-FFE和100抽头DFE，解决了非视距（NLOS）环境下多径干扰导致的符号间干扰（ISI）问题，实现了低功耗、高速率的无线通信。
▸采用混合信号架构，结合32抽头前馈均衡器（FFE）和100抽头判决反馈均衡器（DFE），有效补偿60GHz信道中的长延迟多径干扰。
▸在65nm LP CMOS工艺中实现了8Gb/s的数据速率，同时保持低功耗，适用于移动设备。
ISSCC 2013Session 13Wireless65nm CMOS
本文提出了一种用于60GHz频段的低功耗四元件相控阵QPSK收发器，集成了缝隙环天线以降低封装和测试成本。通过电路堆叠技术和整体优化，实现了50mW发射功耗和65mW接收功耗，为短距离多Gb/s无线链路提供了低成本方案。
▸首次在60GHz CMOS收发器中集成缝隙环天线，消除了外置天线的封装和测试成本。
▸采用电路堆叠技术降低功耗，实现了50mW发射和65mW接收的低功耗性能。
ISSCC 2012Session 16Power Management
本文设计并实现了一款宽输入电压范围的开关电容DC-DC转换器，通过优化拓扑和控制策略实现了92%的高效率，解决了传统开关电容转换器效率低、输入范围窄的问题。
▸提出了一种新型宽输入电压范围开关电容拓扑结构，能够在不同输入电压下自动调整转换比以保持高效率。
▸采用了先进的控制电路和开关驱动技术，降低了开关损耗和导通损耗，实现了92%的峰值效率。
ISSCC 2011Session 7Digital Processors
该论文提出了一种具有最小化调谐延迟的直接数字频率合成器（DDS），通过优化相位累加器（PA）的进位传播问题，实现了12ns的调谐延迟。解决了传统DDS中长进位链导致的瓶颈，同时避免了流水线化带来的延迟增加。
▸提出了一种新型相位累加器架构，通过减少进位传播路径来降低调谐延迟。
▸在保持高数据速率的同时，实现了12ns的最小化调谐延迟，优于传统流水线方法。
ISSCC 2011Session 24Other65nm CMOS
该论文提出了一种在65nm CMOS工艺下实现的紧凑型60GHz功率放大器，能够在1V电源电压下输出18.6dBm的功率，解决了毫米波频段高路径损耗和低电源电压下功率合成效率的挑战。通过采用空间功率合成技术，满足了IEEE 802.15.3c标准中OFDM模式对峰值功率和可靠性的要求。
▸采用紧凑的空间功率合成技术，在65nm CMOS工艺下实现了60GHz频段的高效功率放大。
▸在1V低电源电压下实现了18.6dBm的输出功率，同时保持了良好的线性度和可靠性。
ISSCC 2011Session 17Medical & Bio65nm CMOS
该论文提出了一种在65nm CMOS工艺下、0.5V供电的直流耦合神经信号采集芯片，面积仅0.013mm²，功耗5µW。通过消除交流耦合电容并采用低电压模拟设计，解决了传统神经接口面积大、功耗高、可编程性有限的问题。
▸首次在0.5V超低电源电压下实现高性能神经信号采集，显著降低功耗。
▸采用直流耦合架构，省去片外交流耦合电容，实现极小的芯片面积（0.013mm²）。
ISSCC 2011Session 16mm-Wave
该论文提出了一种用于毫米波成像的183GHz CMOS再生接收机像素电路，通过低功耗设计解决了大型成像阵列中功耗随像素数量平方增长的问题。实现了13.5mW/像素的功耗，为构建大规模片上成像阵列提供了可行的像素方案。
▸提出一种183GHz再生接收机架构，在毫米波频段实现了低功耗像素设计，功耗仅为13.5mW/像素。
▸针对大阵列成像应用，通过电路优化显著降低了单个像素的功耗，从而缓解了阵列总功耗随像素数平方增长的瓶颈。
ISSCC 2010Session 8Wireline I/O90nm CMOS
本文提出了一种在90nm CMOS工艺下实现的20Gb/s、40mW均衡器，旨在解决高速串行链路中FR4印制电路板带来的信号损耗问题。该均衡器通过低功耗设计实现了高数据率的均衡，降低了芯片引脚数和PCB布线复杂度。
▸采用一种低功耗的均衡器架构，在20Gb/s数据率下仅消耗40mW功率。
▸针对FR4背板信道的高频损耗，实现了有效的信号恢复和眼图张开。
ISSCC 2010Session 25Wireless65nm CMOS
该论文提出了一种采用65nm CMOS工艺的2.4GHz功率放大器，通过分布式LC功率合成网络和改进的线性化技术，实现了31.5dBm的输出功率。解决了CMOS工艺在低电源电压、有损衬底和低击穿电压下实现高线性度和高输出功率的难题。
▸提出分布式LC功率合成网络，有效提高了功率合成效率和输出功率。
▸采用改进的线性化技术，提升了功率放大器在OFDM调制下的线性度，满足802.11g标准要求。
ISSCC 2010Session 23mm-Wave90nm CMOS
本文提出了一款采用90nm CMOS工艺的60GHz功率放大器，通过优化输入输出匹配网络和采用短截线拓扑结构，实现了高增益和20dBm的输出功率。该设计解决了毫米波频段功率放大器在CMOS工艺中增益和效率低下的问题。
▸采用短截线拓扑替代串联线进行匹配网络设计，降低了损耗。
▸通过负载牵引仿真确定功率等高线，优化输出匹配网络以最大化输出功率。
ISSCC 2010Session 16Data Converters65nm LP CMOS
提出了一种主要由数字电路构成的连续时间ΔΣ调制器，消除了传统模拟积分器、反馈DAC等组件，且不需要低抖动时钟。在65nm LP CMOS工艺中实现了与先前ΔΣ调制器相当的性能，但面积显著减小。
▸提出了一种大部分由数字电路构成的连续时间ΔΣ调制器架构，避免使用模拟积分器、反馈DAC、比较器和参考电压。
▸性能主要取决于数字电路速度，无需低抖动时钟，特别适用于高速数字工艺。
ISSCC 2009Session 9Data Converters
该论文提出了一种100MS/s、130mW的流水线ADC，通过集成的数字后台谐波失真校正(HDC)和DAC噪声消除(DNC)技术，实现了69dB的SNDR。首次IC实现HDC，有效补偿了残差放大器的增益误差和非线性，以及DAC电容失配，从而在降低功耗方面优于传统流水线ADC。
▸首次在IC中实现数字谐波失真校正(HDC)，用于补偿残差放大器的增益误差和非线性。
▸集成DAC噪声消除(DNC)技术，补偿DAC电容失配。
ISSCC 2009Session 4Data Converters
针对单通道ADC在高速采样下的速度瓶颈以及交错架构高功耗或低SNDR的问题，提出一种校准技术结合高速运放拓扑，实现单通道500MHz采样、10位分辨率，对233MHz输入信号达到53dB SNDR，功耗仅55mW，FOM为0.3pJ/conversion-step。
▸提出一种校准技术，有效补偿高速ADC中的非理想因素，提升线性度。
▸设计一种高速运放拓扑，支持500MHz单通道采样同时保持低功耗。
ISSCC 2009Session 29mm-WaveSi/SiGe
该论文提出了一种基于Si/SiGe工艺的级联建构波放大器拓扑，实现了100GHz工作频率和26dB增益，解决了W波段硅集成电路的带宽和增益限制问题。
▸提出级联建构波放大器拓扑，通过建构波传播实现毫米波段的宽带匹配和增益提升
▸在Si/SiGe工艺中实现100GHz工作频率，突破了传统硅器件在W波段的性能瓶颈
ISSCC 2008Session 9mm-Wave90nm CMOS
该论文提出了一种采用内部反馈技术的宽带分布式放大器，在90nm CMOS工艺中实现了660GHz的增益带宽积。解决了传统分布式放大器增益与带宽折衷的问题，适用于高速链路、宽带无线电收发器和高分辨率雷达成像系统。
▸提出内部反馈技术，在不显著降低带宽的情况下提高分布式放大器的增益。
▸在90nm CMOS工艺中实现了660GHz的增益带宽积，优于同期其他分布式放大器设计。
ISSCC 2008Session 9mm-Wave
该论文提出了一种采用30GHz本振(LO)的60GHz CMOS接收机，通过使用半输入频率的LO来简化LO和分频器设计，同时针对LO三次谐波引入的额外镜像问题提出了解决方案。
▸采用30GHz半频LO设计60GHz接收机，有效降低LO和分频器的设计难度与功耗。
▸针对LO三次谐波引起的镜像问题，提出了一种抑制技术，提高了接收机的镜像抑制性能。
ISSCC 2008Session 9mm-Wave90nm CMOS
本文在90nm标准CMOS工艺中实现了60GHz接收机前端，功耗仅24mW，且仿真与实测结果高度吻合，解决了毫米波CMOS接收机设计中仿真不准确和量产难度大的问题。
▸首次在90nm标准CMOS中实现60GHz接收机，功耗仅24mW，适合低成本大规模生产。
▸采用鲁棒设计方法，使得仿真结果与实测性能高度匹配，提高了设计的可预测性。
ISSCC 2008Session 6RF & Wireless90nm CMOS
本文提出了一种在90nm CMOS工艺下实现的脉冲式超宽带（UWB）发射机，通过避免传统混频器上变频架构，有效解决了本振泄漏问题，并实现了1.8G脉冲/秒的高脉冲速率。
▸采用无混频器的直接脉冲生成架构，消除了本振泄漏对FCC频谱合规性的影响。
▸在90nm CMOS工艺中实现了1.8G脉冲/秒的脉冲速率，满足高速短距离无线通信需求。
ISSCC 2008Session 32Sensors
本文提出一种基于模式匹配的ΔΣ闭环振动陀螺仪读出接口，通过力反馈克服了开环模式匹配带宽窄、比例因子变化大等缺陷，实现了0.004°/s/√Hz的噪声基底和50Hz带宽。
▸采用ΔΣ闭环力反馈技术，在维持模式匹配高灵敏度优势的同时，解决了开环模式匹配导致的带宽受限和PVT敏感性问题。
▸通过闭环控制抑制了品质因数Q和谐振频率变化对比例因子和相位的影响，提高了系统稳定性和测量精度。
ISSCC 2008Session 31AI / ML90nm CMOS
本文展示了一款全集成60GHz变压器耦合两级差分功率放大器，采用90nm数字CMOS工艺，实现单端输入输出。该设计利用变压器耦合替代传统大尺寸传输线，显著减小芯片面积并降低衬底损耗，在1V电源下达到+12.3dBm输出功率。
▸采用变压器耦合代替传统传输线，实现紧凑的毫米波功率放大器设计，减小芯片面积并降低损耗。
▸两级差分结构配合单端输入输出，在60GHz频段实现宽带高输出功率。
ISSCC 2008Session 29Other
本文提出一种采用不确定中频（Uncertain-IF）架构的2GHz唤醒接收机，功耗仅52μW，灵敏度达-72dBm，解决了无线传感器网络中始终开启的唤醒接收机功耗过高的问题。通过创新的架构设计，在极低功耗下实现了足够的灵敏度和选择性。
▸提出不确定中频（Uncertain-IF）架构，避免高功耗的本地振荡器和混频器，实现超低功耗接收。
▸在52μW功耗下达到-72dBm灵敏度，同时保持低功耗与性能的平衡。