TDC — ISSCC & JSSC 知识库

JSSC 2023第8期Power ManagementTDC

Spatially Resolved Event-Driven 24 24 Pixels SPAD Imager With 100 Duty Cycle fo

提出一种基于SPAD的高效单光子敏感成像器，实现100%占空比和低功耗量子成像。

25.8%探测效率，100%占空比，330ns读出时间

JSSC 2023第10期Data ConvertersSAR ADCTDC

A 12-Bit 260-MSs Pipelined-SAR ADC With Ring-TDC-Based Fine Quantizer for Automa

一种采用环形TDC精细量化器的12位260MS/s流水线-SAR ADC，具有自动电压时间域对齐功能。

22nm CMOS, 0.8V, 260MS/s, 60.5dB SNDR, 77dB SFDR, 0.97mW

JSSC 2022第3期Data ConvertersDelta-Sigma ADCTDC

A 32-GHz 405 fs rms Jitter 2372d BF o MJIT Ring-Based Fractional-N Synthesizer A

提出了一种基于环形振荡器的低抖动数字分数-N频率合成器，采用频率倍增器和优化TDC等技术。

3.2-GHz输出时钟，96-MHz输入时钟，抖动306/405 fs，功耗11.7 mW

JSSC 2022第12期Data ConvertersTDC

A 10-GSs 8-bit 2850- μm2 Two-Step Time-Domain ADC With Speed and Efﬁciency Enhan

一款10GS/s 8位时间域ADC，采用双通道时间交织和SAR TDC技术实现高能效和小面积。

14nm FinFET CMOS, 10GS/s, 8-bit, 2850μm², 24.8-fJ/conv-step

JSSC 2021第3期Power ManagementTDC

A 360-fs-Time-Resolution 7-bit Stochastic Time-to-Digital Converter With Lineari

提出一种采用双时间偏移仲裁器和遗传算法校准的7位随机时间数字转换器，实现360fs时间分辨率和良好线性度。

65nm CMOS, 360fs时间分辨率, 0.75-LSB INL, 100MS/s

JSSC 2021第4期Power ManagementTDC

Direct TOF Scanning LiDAR Sensor With Two-Step Multievent Histogramming TDC and

一款36通道扫描LiDAR传感器，采用片上单光子雪崩二极管阵列和高效时间数字转换器。

3000×78µm²每通道面积，120°×8°视场角，2200×36分辨率

JSSC 2020第2期Data ConvertersPLLVCO

A Second-Order Purely VCO-Based CT ΔΣ ADC Using a Modified DPLL Structure in 40-

提出一种基于VCO的第二阶连续时间ΔΣ ADC，采用改进DPLL结构，实现高效能转换。

40nm CMOS, 1.1V, 260 MS/s, 69.4 dB SNDR, 5.2-MHz带宽, 0.86 mW

JSSC 2020第3期RF & WirelessSAR ADCTDC

A 128-Gbaud ADC-Based Wireline Receiver With Embedded IIR Equalizer

本文展示了一种基于ADC的接收器，支持NRZ/PAM4调制，集成了IIR均衡器，采用65nm CMOS工艺，能效为2.43-pJ/b。

65nm CMOS, 12.8-Gbaud PAM4, 2.43-pJ/b, 4.84 peak ENOB, 36.3 mW, 0.24 mm²

JSSC 2020第4期RF & WirelessTDC

Sub-Sampling Direct RF-to-Digital Converter With 1024-APSK Modulation for High T

提出一种直接射频到数字转换器，支持1024-APSK调制，适用于极坐标接收器。

1.94 GB/s, 1024-APSK, 6 GHz, 3.8 mW, 1.1 V

JSSC 2020第7期RF & WirelessTDC

A 32 - 128 SPAD-257 TDC Receiver IC for Pulsed TOF Solid-State 3-D Imaging

一款用于脉冲TOF固态3D成像的32×128 SPAD-257 TDC接收器芯片

0.35µm HV CMOS, 78ps分辨率, 250kHz脉冲率, 20fps帧率

JSSC 2019第1期Power ManagementPLLTDC

A 00043-mm2 0312-V Frequency-Scalable Synthesized Fractional-N Digital PLL With

一种采用推测双参考插值时间数字转换器的合成小数分频数字锁相环，具有宽频率锁定范围和低功耗。

28nm CMOS, 0.3-1.2V, 0.0043mm², FOM < -220dB (VDD > 0.6V)

JSSC 2019第2期RF & WirelessPLLTDC

An 821076-GHz Integer-N ADPLL Employing a DCO With Split Transformer and Dual-Pa

提出一种W波段整数N全数字锁相环，具有宽频率调谐范围和低相位噪声。

82-107.6 GHz, 27%频率调谐范围, -106至-110 dBc/Hz@10MHz, -84至-87 dBc/Hz@100kHz, 35.5 mW功耗, 0.36 mm²核心面积

JSSC 2019第4期Power ManagementTDC

A 30-frames per s 252 144 SPAD Flash LiDAR With1728 Dual-Clock 488-ps TDCs and

一款252×144 SPAD像素传感器，采用180nm CMOS工艺，支持30帧/秒的闪光LiDAR成像。

180nm CMOS, 48.8ps TDC分辨率, 28.5μm像素间距, 30帧/秒, 50m测距精度8.8cm

JSSC 2019第12期Data ConvertersSAR ADCTDC

A 06-V 13-bit 20-MSs Two-Step TDC-Assisted SAR ADC With PVT Tracking and Speed-E

一种0.6V供电、13位20MS/s的TDC辅助SAR ADC，具有PVT鲁棒性和速度增强技术。

65nm CMOS, 0.6V, 20MS/s, 71.0dB SNDR, 89.5dB SFDR

JSSC 2015第10期Power ManagementTDC

A 1 400 Backside-Illuminated SPAD Sensor With 497 ps Resolution 30 pJSample TDC

介绍了一种采用130nm 3D IC CMOS技术制造的1×400背面照射SPAD传感器，具有497 ps分辨率和30 pJ/采样的TDC。

497 ps分辨率，30 pJ/采样，13.3 ms/s转换率

JSSC 2014第4期Power ManagementTDC

A 9 bit 112 ps Resolution 25 bStage Pipelined Time-to-Digital Converter in 65 nm

提出一种65纳米工艺下的9位112皮秒分辨率流水线时间数字转换器

112 ps分辨率, 250 MS/s, 15.4 mW功耗

JSSC 2014第5期Data ConvertersVCOTDC

A Noise-Shaping Time-to-Digital Converter Using Switched-Ring OscillatorsAnalysi

提出一种基于开关环形振荡器的高分辨率时间数字转换器，无需校准即可实现噪声整形。

90nm CMOS, 1V, 500MS/s, 315fs噪声, 1.5mW功耗

JSSC 2014第8期RF & WirelessPLLTDC

An Adaptive Pre-Distortion Technique to Mitigate the DTC Nonlinearity in Digital

提出一种自适应预失真技术，有效降低数字锁相环中的DTC非线性问题。

3.6-GHz, 4.2 mW, 103 dBc/Hz

JSSC 2013第2期Power ManagementTDC

A 300-MSs 176-ps-Resolution 10-b Asynchronous Pipelined Time-to-Digital Converte

提出一种异步流水线10位时间数字转换器，具有高分辨率、良好线性度和高吞吐量。

300 MS/s, 1.76 ps分辨率, 1.8 ns转换范围, DNL 0.6 LSB, INL 1.9 LSB

JSSC 2013第4期Power ManagementTDCNeural Network Accelerator

A 7 bit 375 ps Resolution Two-Step Time-to-Digital Converter in 65 nm CMOS Using

提出一种新型脉冲序列时间放大器，实现7位两步时间数字转换器，无需校准且性能优越。

65nm CMOS, 3.75ps分辨率, 200MS/s, 3.6mW功耗, 0.02mm²面积

JSSC 2013第7期Power ManagementPLLTDC

A Digital Fractional-N PLL With a PVT and Mismatch Insensitive TDC Utilizing Equ

一种采用PVT和失配不敏感TDC的数字分数N分频PLL，用于WiFi/WiMax射频。

32nm CMOS, 1.05V, 2.5GHz, 21mW, -35dBc集成相位噪声

JSSC 2013第8期Power ManagementPLLTDC

A Digital Phase-Locked Loop With Calibrated Coarse and Stochastic Fine TDC Amer

提出一种带校准粗调和随机细调TDC的数字锁相环，显著提升相位噪声和抖动性能。

0.13μm CMOS, 1.99-2.5GHz, 15.2mW(其中TDC 4.4mW), 107dBc/Hz相位噪声, 213fs抖动

JSSC 2012第4期Power ManagementCharge PumpPLL

A 2 GHz Fractional-N Digital PLL with 1b Noise Shaping TDC Dong-Woo Jee Y oung-H

本文提出了一种低功耗噪声整形时间数字转换器及其在分数N数字锁相环中的应用。

0.13μm CMOS, 1 MHz环路带宽, 107 dBc/Hz@500 kHz, 118.5 dBc/Hz@3 MHz

JSSC 2012第5期Power ManagementSAR ADCTDC

A 10-Bit 80-MSs Decision-Select Successive Approximation TDC in 65-nm CMOS

本文提出了一种采用决策选择结构的10位80-MS/s逐次逼近时间数字转换器（TDC），用于片上时间测量应用。

65nm CMOS, 9.6mW, 80-MS/s, 0.23-pJ/conversion-step FOM, 0.5-LSB单次精度

JSSC 2012第7期Power ManagementVCOTDC

A 36 mW 90 nm CMOS Gated-V ernier Time-to-Digital Converter With an Equivalent R

一种采用门控环形振荡器的改进型Vernier时间数字转换器，进一步降低了量化噪声。

90nm CMOS, 1.2V, 25MHz, 3mA, 5.8ps分辨率, 3.2ps等效噪声分辨率

JSSC 2012第8期RF & WirelessPLLTDC

A Dither-Less All Digital PLL for Cellular Transmitters Luca V ercesi Luca Fanor

提出了一种用于蜂窝发射机的全数字频率合成器，通过二维Vernier时间数字转换器和无抖动数字控制振荡器实现低相位噪声。

1.8 GHz输出载波，26 MHz参考时钟，功耗41.6 mW，带内相位噪声-108 dBc/Hz，带外相位噪声-160 dBc/Hz@20 MHz，带内分数杂散低于-50 dBc

JSSC 2012第9期Power ManagementTDC

1-1-1 MASH Time-to-Digital Converters With 6 ps Resolution and Third-Order Noise

本文介绍了两种采用1-1-1 MASH结构的TDC，通过三阶噪声整形实现6 ps分辨率。

ENOB 11-13 bits, 功耗0.7-1.7 mW, 输入范围100 ns

JSSC 2011第9期Data ConvertersDACTDC

A 08 ps DNL Time-to-Digital Converter With 250 MHz Event Rate in 65 nm CMOS for

提出一种65nm CMOS工艺下的08 ps DNL时间数字转换器，适用于250 MHz事件率。

65nm CMOS, 250 MHz event rate, 5.66 mW, 0.006 mm²

JSSC 2011第11期Power ManagementPLLTDC

A Distributed Oscillator Based All-Digital PLL With a 32-Phase Embedded Phase-to

本文提出了一种基于旋转行波振荡器的4GHz全数字锁相环，具有宽带宽和低噪声特性。

4 GHz, 108 dBc/Hz相位噪声, 78 MHz参考频率, 1 MHz环路带宽

JSSC 2010第4期Power ManagementTDCNeural Network Accelerator

A 12-Bit V ernier Ring Time-to-Digital Converter in 013 22m CMOS Technology

提出了一种12位Vernier环形时间数字转换器，用于数字锁相环，具有8ps时间分辨率和低功耗。

0.13μm CMOS, 1.5V, 15MSPS, 7.5mW

JSSC 2010第8期Power ManagementTDC

Two-Dimensions V ernier Time-to-Digital Converter

提出一种二维游标算法的时间数字转换器，减少延迟线长度并提高效率。

65nm CMOS, 4.8ps时间分辨率, 1.65mW功耗, 50Msps转换率

JSSC 2010第12期Power ManagementTDC

A 35 GHz Wideband ADPLL With Fractional Spur Suppression Through TDC Dithering a

本文提出了一种通过TDC抖动抑制分数杂散的全数字锁相环设计。

65nm CMOS, 1.2V, 3.5GHz

JSSC 2009第4期Power ManagementVCOTDC

A Multi-Path Gated Ring Oscillator TDC With First-Order Noise Shaping

一种采用多路径门控环形振荡器的11位50MS/s时间数字转换器，具有一阶噪声整形功能。

11-bit, 50-MS/s, 6 ps/stage, 80 fs (rms), 95 dB DR, 2.2-21 mA, 1.5 V

JSSC 2009第9期Power ManagementTDCDLL

A 7 ps Jitter 0053 mm 50Fast Lock All-Digital DLL With a Wide Range and High Res

本文提出了一种宽范围高分辨率的全数字延迟锁定环，具有低抖动和快速锁定时间。

0.18μm CMOS, 440 MHz to 1.5 GHz, 7 ps jitter, 43 mW, 0.053 mm²

JSSC 2009第10期Power ManagementPLLTDC

A Low-Noise Wideband Digital Phase-Locked Loop Based on a CoarseFine Time-to-Dig

本文介绍了一种基于粗-细时间数字转换器的低噪声宽带数字锁相环设计。

400kHz环路带宽，25MHz参考频率，0.3 RMS相位误差

JSSC 2009第11期Power ManagementTDC

A 15 GHz All-Digital Spread-Spectrum Clock Generator Sheng-You Lin and Shen-Iuan

介绍了一种15 GHz全数字扩频时钟发生器，采用0.18μm CMOS工艺，降低电磁干扰和抖动。

电磁干扰降低10.48 dB，峰值抖动28.4 ps，RMS抖动4 ps @1.5 GHz

JSSC 2009第11期Power ManagementSAR ADCTDC

A CMOS Time-to-Digital Converter TDC Based On a Cyclic Time Domain Successive Ap

本文介绍了一种基于循环时间域逐次逼近法的CMOS时间数字转换器，适用于激光测距等应用。

1.2 ps分辨率, 327 s动态范围, 3.2 ps单次精度, 33 mW功耗, 100 MHz, 3.3 V

JSSC 2008第4期Data ConvertersTDC

A 9 b 125 ps Resolution CoarseFine Time-to-Digital Converter in 90 nm CMOS that

提出一种90nm CMOS工艺下的9位125ps分辨率粗-细时间数字转换器，采用新型时间放大器阵列提升时间分辨率。

90nm CMOS, DNL ±0.8 LSB, INL ±3 LSB, 1.25ps/LSB

JSSC 2008第4期Power ManagementTDCDLL

A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Ti

提出一种基于数字MDLL的时钟倍频器，采用新型TDC和双采样技术实现亚皮秒级抖动性能。

928 fs rms抖动, 50MHz至1.6GHz倍频, 5.1mW功耗

JSSC 2008第7期Power ManagementTDC

A Local Passive Time Interpolation Concept for V ariation-Tolerant High-Resoluti

提出一种高分辨率、低延迟的时间数字转换器，采用被动电压分压器进行局部插值，具有抗工艺变化的鲁棒性。

4.7 ps时间分辨率，1.2 LSB积分非线性，0.6 LSB微分非线性

JSSC 2008第11期Power ManagementTDCDLL

A Single-Photon Avalanche Diode Array for Fluorescence Lifetime Imaging Microsco

设计了一种用于荧光寿命成像的全集成单光子雪崩二极管阵列，具有高时间分辨率。

350 ps时间分辨率

JSSC 2008第12期Power ManagementTDCClock Generation

A Low-Noise Wide-BW 36-GHz Digital 16 Fractional-N Frequency Synthesizer With a

一款低噪声宽带3.6GHz数字分数-N频率合成器，采用门控环形振荡器时间数字转换器实现高分辨率

0.13μm CMOS, 39mW功耗, 300fs积分相位噪声

JSSC 2006第6期Power ManagementTDC

A CMOS Time-to-Digital Converter With Better Than 10 ps Single-Shot Precision

设计了一种高精度CMOS时间数字转换器，单次测量精度优于10 ps。

8.1 ps rms单次测量精度，12.2 ps分辨率，5-MHz外部参考时钟