ISSCC 2026Session 32Data Converters28nm CMOS
本文提出了一种二次指数噪声耦合的增量型Sigma-Delta调制器(IDSM)，实现了高于4阶的噪声整形效果，同时具有对DAC非线性高容忍度和低噪声代价。通过复用DAC2和加法器，提高了有效过采样率和能效，在28nm CMOS工艺下实现了83.8dB SNDR和103.9dB SFDR。
▸提出二次指数噪声耦合结构，在OSR=22下实现高于4阶的噪声整形，具有高DAC非线性容忍度。
▸通过复用DAC2和加法器，增大了有效过采样率并提升能效，降低了噪声惩罚因子。
ISSCC 2026Session 11Data Converters
本文提出了一种14位20GS/s的RF采样DAC，通过工艺温度自适应电平移位和低交叉点控制的开关驱动器，以及ISI最小化动态元素匹配算法，在8.9GHz频率下实现了70.4dBc的IMD3，解决了高速采样中码间干扰引起的失真问题。
▸提出具有工艺温度自适应电平移位和增强低交叉点控制的开关驱动器，改善高速性能
▸提出ISI最小化动态元素匹配（ISIM-DEM）算法，有效减轻20GS/s采样下的输出失真
ISSCC 2026Session 11Data Converters28nm CMOS
这篇论文提出了一种基于SAR的连续时间流水线ADC，采用噪声消除滤波器和DAC误差校准技术，在28nm CMOS工艺下实现了103dB SFDR和270MHz带宽，功耗155mW，面积1.4mm²，适用于汽车雷达和高端信息娱乐系统。
▸提出高线性度全通滤波器实现宽带高频谱纯度。
▸采用快速音调频域噪声消除滤波器校准和基于相关的逐元素DAC增益与时序误差校准。
ISSCC 2025Session 5RF & Wireless
本文提出了一种21-31GHz无数字预失真（DPD-less）正交射频数模转换器（RFDAC），通过不变阻抗和可缩放LO泄漏技术解决毫米波频率下RFDAC非线性问题，提升发射机线性度。
▸提出不变输出阻抗技术，使单元阵列阻抗不随基带码变化，改善毫米波线性度。
▸实现可缩放LO泄漏，支持灵活配置以优化发射机性能。
ISSCC 2025Session 18Data Converters
该论文提出了一种轨到轨三阶噪声整形SAR ADC，集成了连续时间输入缓冲器，解决了高分辨率SAR ADC中CDAC负载大、输入缓冲器驱动压力高和线性度要求苛刻的问题，实现了105.4dB的无杂散动态范围（SFDR）。
▸提出轨到轨输入缓冲器与连续时间结构集成，避免单独高压电源，降低功耗并提高线性度。
▸采用三阶噪声整形技术，有效抑制带内噪声，提升高分辨率SAR ADC的SFDR。
ISSCC 2025Session 18Data Converters
该论文提出了一种全动态噪声整形SAR ADC，通过创新的电路设计实现了120dB SNDR和189dB FoMS，在1kHz带宽内解决了传统高精度ADC功耗高、信号带宽受限或校准复杂的问题。
▸采用全动态电路架构，消除了静态功耗，显著提升能效。
▸通过噪声整形技术将量化噪声整形至带外，实现高分辨率。
ISSCC 2024Session 26Medical & Bio
本文提出了一种全非线性紧凑型10位源极驱动器，采用低压伽马斜率DAC和数据/相位相关电流调制技术，解决了传统电阻DAC面积随分辨率指数增长的问题，实现了高色深与紧凑尺寸的兼顾。
▸提出全非线性架构，替代传统线性电阻DAC，大幅减小芯片面积。
▸采用低压伽马斜率DAC，实现低电压下的高精度伽马校正。
ISSCC 2024Session 26Medical & Bio
本文提出了一款600通道10位源极驱动器IC，采用电荷调制DAC架构，实现了1.5μs的水平时间，适用于240Hz帧率的高分辨率显示。该设计通过提高DAC的面积效率，解决了在有限芯片面积内集成更多源通道以提升空间分辨率的难题。
▸提出电荷调制DAC（Charge-Modulation DAC）架构，显著提升每面积比特分辨率，从而在相同芯片面积下集成更多源通道。
▸实现600通道10位分辨率，水平时间仅1.5μs，支持240Hz帧率，满足高刷新率显示需求。
ISSCC 2024Session 22Analog Circuitsnull
该论文提出了一种连续时间流水线ADC，通过片上数字重建滤波器结合PRBS注入和两步FIR-to-IIR转换来估计模拟传递函数，从而消除子ADC量化误差，实现了700MHz带宽和-164dBFS/Hz的小信号噪声频谱密度，功耗703mW。
▸采用片上数字重建滤波器，通过PRBS注入和交叉相关估计模拟传递函数，实现高带宽和低噪声性能。
▸将传递函数估计扩展为两步，分别处理两个DRF部分，提高估计精度（误差分别<0.1%和<1%）。
ISSCC 2024Session 18RF & Wireless
本文提出了一款8位160GS/s、57GHz带宽的时间交织DAC和基于驱动器的发射器，用于800Gb/s相干光通信。通过自适应校准技术解决了时间交织带来的失配问题，实现了高速高带宽的发射性能。
▸采用时间交织架构实现160GS/s超高采样率，同时保持57GHz带宽
▸提出自适应校准算法，有效补偿时间交织通道间的失配，提升线性度
ISSCC 2024Session 14Digital Circuits28nm CMOS
本文提出了一种0.45V供电、0.72mW功耗的2.4GHz无偏置电流分数-N混合锁相环，采用电压模式相位插值器（VPI）实现低电压操作。通过7位分段RDAC（4位二进制R-2R DAC和3位温度计DAC）解决电阻值与线性度的权衡，在28nm CMOS工艺下实现了低噪声和良好匹配。
▸提出无偏置电流的分数-N混合PLL架构，消除传统PLL中的偏置电流源，降低功耗和电压要求。
▸采用电压模式相位插值器（VPI），利用无源电阻和开关实现低电压下的高线性度和低噪声。
ISSCC 2023Session 4Clocking & PLLs
本文提出一种采用32kHz低频参考的2.4GHz分数N非均匀过采样PLL，通过增益增强的鉴相器和环路增益校准技术，解决了传统过采样PLL中因低频参考导致的电压噪声引起的抖动恶化问题。
▸提出增益增强的鉴相器，通过提高转换速率降低电压噪声引起的抖动。
▸采用非均匀过采样技术和环路增益校准，实现低频参考下的高频输出与低抖动性能。
ISSCC 2023Session 17Data Converters7nm
本文提出了一款14位16GS/s时间交织直接射频合成DAC，采用时间域动态元素匹配（T-DEM）技术，在7nm工艺下实现了高达7.8GHz频率范围内-70dBc的IM3性能，解决了宽带多频段软件定义无线电收发机中高速高线性度DAC的设计难题。
▸提出时间域动态元素匹配（T-DEM）技术，通过时间交织方式改善DAC的线性度，降低IM3失真。
▸实现14位16GS/s的高速直接射频合成架构，支持C波段信号直接数字化和采样。
ISSCC 2022Session 25Data Converters28nm CMOS
这篇论文提出了一款采用28nm CMOS工艺的6GHz采样率、2比特连续时间ΔΣ ADC。通过数字DAC误差校正技术，实现了-101dBc的总谐波失真（THD）和120MHz带宽，解决了宽带高线性度ADC的设计挑战。
▸采用2比特连续时间ΔΣ调制器架构，在保持高线性度的同时实现宽带信号处理。
▸提出数字DAC误差校正技术，有效补偿DAC非线性，显著降低失真。
ISSCC 2021Session 8Wireline I/O
该论文提出了一种高度可重构的40-97GS/s DAC和ADC，具有40GHz模拟前端带宽和低于35fJ/conv-step的能效，适用于400Gb/s相干光通信系统。通过优化架构和电路设计，解决了高速光互连中对灵活性和低功耗的需求。
▸实现了40-97GS/s的可重构数据转换速率范围，覆盖不同标准要求。
▸达到40GHz模拟前端带宽，支持400Gb/s相干光信号处理。
ISSCC 2021Session 5Analog Circuits
本文提出了一种基于自适应范围移位缩放CDC和功率感知浮空反相放大器的CMOS湿度传感器，实现了1.5µW的超低功耗和0.135pJ∙%RH2的高能效，解决了传统湿度传感器功耗高、精度受限的问题。
▸采用自适应范围移位缩放CDC技术，通过动态调整SAR代码使DSM比特流密度保持在50%±6.25%范围内，有效扩展了输入范围并提高了精度。
▸提出功率感知浮空反相放大器，在低功耗下实现高增益和低噪声，进一步优化了传感器能效。
ISSCC 2021Session 10Data Converters
该论文提出了一种64GS/s 4倍插值1位半数字FIR DAC，用于射频采样ADC的宽带校准和内置自测试。它解决了在先进数字CMOS工艺中集成复杂DSP与射频前端以实现软件定义基站无线电时，对高效紧凑数据转换器的需求。
▸采用4倍插值和1位半数字FIR DAC架构，实现了64GS/s的高速转换速率。
▸将DAC设计用于宽带校准和内置自测试（BIST），提升了射频采样ADC系统的自校准能力。
ISSCC 2021Session 10Data Converters
提出一种12位16GS/s的RF采样电容式DAC，用于多波段软件无线电基站，旨在替代传统需大量校准的电流舵架构，实现高线性、紧凑和高效能。通过片上传输线设计解决了高速接口问题。
▸采用电容式DAC架构替代传统电流舵，减少了对校准的依赖，降低了复杂度。
▸实现了16GS/s的超高采样率与12位分辨率，适用于多波段软无线电基站的大带宽需求。
ISSCC 2021Session 10Data Converters
本文提出了一种低功耗连续时间ΔΣ调制器，采用斩波交流耦合OTA堆叠和FIR DAC技术，实现了139µW功耗、104.8dB动态范围和24kHz带宽，同时有效抑制了比较器非理想性。
▸采用斩波交流耦合OTA堆叠结构，在无尾电流源情况下实现高共模抑制比，降低功耗。
▸引入FIR DAC技术，有效缓解比较器非理想性对性能的影响。
ISSCC 2021Session 10Data Converters
本文提出了一种采用三电平电流舵DAC的连续时间ΔΣ音频ADC，通过门漏电流补偿技术实现了低功耗高性能。该ADC在116µW功耗下达到了104.4dB动态范围和100.6dB SNDR，解决了传统电阻DAC需要额外参考发生器且限制峰值SNDR的问题。
▸采用三电平电流舵DAC取代传统电阻DAC，利用其固有高PSRR特性简化参考电路设计并降低功耗和面积。
▸引入门漏电流补偿技术，有效解决了先进工艺下DAC输出级的静态误差，保证了高精度线性度。
ISSCC 2020Session 9Data Convertersnull
该论文提出了一种用于音频应用的高能效连续时间ΔΣ调制器，通过在第一积分器中使用斩波负电阻和三电平FIR DAC，实现了134µW功耗、24kHz带宽和103.5dB动态范围，解决了传统CTDSM在低功耗下线性度和能效不足的问题。
▸提出斩波负电阻技术，补偿有源RC积分器的非理想性，提高线性度并降低功耗。
▸采用三电平FIR DAC，减少带内噪声和失真，进一步提升能效。
ISSCC 2020Session 9Data Converters
are widely used in various applications, such as photoplethysmography (PPG) recording by biomedical sensors and molecular-concentration detection by electrochemical sensors. They usually require a low
ISSCC 2020Session 6Wireline I/O40nm CMOS
该论文提出了一种采用7位DAC和8抽头FFE的100Gb/s NRZ发射机，在40nm CMOS工艺中实现，解决了超短距离互连中高输出摆幅和更好信噪比的需求。通过DAC架构实现高分辨率FFE系数，最终输出眼图幅度达73mV。
▸采用7位DAC结合8抽头FFE的架构，实现高分辨率系数调节，提升信号质量。
▸在40nm CMOS工艺中实现100Gb/s NRZ传输，兼顾高速与低功耗。
ISSCC 2020Session 26Medical & Bio
提出了一种对细胞电容不敏感的CMOS采样保持计时电流传感器，用于实时测量小分子。通过可调的满量程、积分电容和镜像比，将动态范围扩展了近40dB。
▸采用三开关和反馈单位增益缓冲器构成的模拟保持器，有效减小泄漏电流，提高测量精度。
▸通过可调节的满量程（0.5-2µA）、积分电容（1b控制）和RGC镜像比（1:8），实现近40dB的动态范围扩展。
ISSCC 2020Session 17Clocking & PLLs
该论文提出了一种基于积分型DAC的FMCW锁相环，用于快速锯齿波调频连续波雷达，解决了传统PLL带宽限制导致的线性度问题，实现了10GHz载波、1.2GHz带宽和23MHz/μs斜率下的90kHz rms频率误差，功耗仅12mW。
▸采用积分型DAC替代传统电荷泵，实现高线性度快速调频，克服PLL带宽限制。
▸通过两点调制方案，在低功耗下实现大带宽、高斜率FMCW信号合成。
ISSCC 2019Session 18Analog Circuits
该论文提出了一种高保真音频解码器，通过采样保持噪声滤波和Poly R技术，解决了DAC参考噪声限制SNR、大输出摆幅下THD+N退化以及高负载电容导致的放大器环路增益失真问题。实现了-105dBc THD+N（-114dBc HD2）在2.8Vpp摆幅和120dB DR的性能。
▸采用采样保持噪声滤波技术有效降低DAC参考热噪声，无需额外功耗。
▸提出Poly R结构，在保持高输出摆幅的同时显著改善THD+N性能。
ISSCC 2018Session 22Data Converters
该论文提出了一种16位12GS/s的单/双速率DAC，采用逐次带通Delta-Sigma调制器架构，实现了在DC至6GHz频率范围内低于-67dBc的三阶互调失真（IM3）。解决了灵活无线/有线发射机中需要高带内频谱纯度（SFDR和NSD）以及信号频带敏捷分配的问题。
▸提出了逐次带通Delta-Sigma调制器架构，实现单/双速率操作，扩展了DAC的灵活性和可用频率范围。
▸通过独特的调制器设计，在12GS/s高采样率下实现了优异的线性度（IM3<-67dBc），覆盖DC-6GHz带宽。
ISSCC 2018Session 22Data Converters16nm CMOS
本文提出了一款16位6GS/s奈奎斯特电流舵DAC，采用16nm CMOS工艺。通过有界INL校准和温度计动态元素匹配（DEM）技术补偿电压和时序误差，实现了在高达1.9GHz频率下IMD<-90dBc的卓越线性度，同时保持低功耗和小面积。
▸结合有界INL校准与温度计DEM，同时解决电压和时序误差，在高速下实现高线性度。
▸在16nm先进工艺下实现16位6GS/s的Nyquist DAC，面积仅0.52mm²，功耗350mW。
ISSCC 2018Session 14Data Converters0.18μm CMOS
该论文提出了一种工作在0.4V超低电压下的13位270kS/s SAR-ISDM混合模数转换器，通过采用无运放时域积分器解决了传统SAR ADC在高分辨率下受限于DAC失配和比较器噪声的问题，实现了高能效和高精度转换。
▸提出了一种无运放的时域积分器，用于实现sigma-delta调制中的噪声整形，避免了传统运放带来的功耗和面积开销。
▸将SAR ADC与增量型sigma-delta调制器（ISDM）结合，通过混合架构在低电压下实现13位分辨率，同时保持低功耗。
ISSCC 2018Session 10Sensors
该论文提出了一款80×60像素的微辐射热计CMOS热成像仪，实现了100mK的NETD和100ms的快速启动时间。通过集成0.234mm²面积、1.89μVrms噪声的12位ADC，在低成本非制冷条件下实现了高性能热成像。
▸集成低噪声（1.89μVrms）、小面积（0.234mm²）的12位ADC，提升热成像信噪比。
▸实现100ms的快速启动时间，满足热成像仪快速响应的需求。
ISSCC 2017Session 29Wireline I/O45nm SOI CMOS
该论文提出了一种基于环形谐振器光学DAC的40Gb/s PAM-4发射机，采用未修改的45nm SOI CMOS工艺实现硅光子链路，解决了传统电光调制器功耗高、集成度低的问题。
▸利用环形谐振器作为光学数模转换器（DAC），直接生成PAM-4光信号，避免了复杂的电学DAC和调制器驱动。
▸在标准45nm SOI CMOS工艺中集成硅光子器件，无需额外工艺修改，降低了制造成本和复杂度。
ISSCC 2017Session 16Data Converters
该论文提出了一种10位、DC至20GHz的多重归零（MRZ）数模转换器（DAC），通过采用MRZ技术有效抑制了毫米波频段内的动态时序和数据误差，实现了大于48dB的无杂散动态范围（SFDR）。该设计解决了传统NRZ和RZ DAC在高频时动态误差恶化的问题，并避免了交织DAC的幅度和时序误差。
▸提出多重归零（MRZ）架构，通过多次归零操作减少动态误差，提升高频SFDR。
▸实现了DC至20GHz的超宽带工作频率，覆盖多个奈奎斯特区，无需提高采样率。
ISSCC 2017Session 16Data Converters16nm FinFET
该论文提出了一款14位6.8GS/s的双模式RF DAC，采用16nm FinFET工艺，功耗330mW。它实现了在5.2GHz载波、20MHz信道下-70.8dBc的ACPR，解决了直接RF合成中5-6GHz频段的高线性度与低功耗挑战。
▸提出双模式架构，支持宽带和窄带模式，优化不同应用场景下的性能与功耗。
▸采用16nm FinFET工艺和先进电路技术，在6.8GS/s高采样率下实现14位精度和-70.8dBc ACPR的优异线性度。
ISSCC 2016Session 27Data Converters
提出一种基于电荷注入单元DAC的6位1GS/s SAR ADC，通过新型DAC结构大幅减小芯片面积，解决了交织SAR ADC面积大导致伪影的问题，实现了单通道高速低面积转换。
▸采用电荷注入单元代替传统电容DAC，显著减小DAC面积。
▸实现单通道1GS/s 6位SAR ADC，避免多位每周期架构的复杂性和额外面积开销。
ISSCC 2016Session 27Data Converters55nm CMOS
该论文提出了一种过采样SAR ADC，采用DAC失配误差整形技术，有效抑制了电容失配引起的非线性。在55nm CMOS工艺中实现了105dB SFDR和101dB SNDR，带宽为1kHz，解决了高精度低速传感器接口中SAR ADC的非线性和噪声问题。
▸提出了DAC失配误差整形技术，将失配噪声整形到高频，从而在低频带内获得高线性度。
▸结合过采样和误差整形，在不增加功耗的前提下大幅提升了SAR ADC的动态范围和SFDR。
ISSCC 2016Session 27Data Converters
提出一种12位2GS/s的双速率混合DAC架构，通过LSB路径过采样和MSB路径奈奎斯特降低电流单元数量，并采用脉冲时序误差预失真和带内噪声消除技术提升线性度，实现了超过74dBc的无杂散动态范围。
▸提出双速率混合DAC架构，结合过采样LSB路径和奈奎斯特MSB路径，减少电流单元数量并降低匹配要求。
▸采用脉冲时序误差预失真技术，补偿高速切换中的时序失配。
ISSCC 2015Session 9Wireless
该论文提出了一种基于增量电荷基DAC的发射机，工作在10位分辨率、128MS/s采样率，实现了-155dBc/Hz的带外噪声性能，旨在去除级间SAW滤波器并满足FDD LTE/WCDMA等高阶调制对噪声和线性度的严格要求，同时采用数字密集型架构提升系统鲁棒性并降低功耗和面积。
▸提出增量电荷基DAC架构，通过电荷域增量操作显著降低带外噪声，达到-155dBc/Hz
▸采用全数字密集型发射机设计，利用纳米CMOS的高切换速度实现无SAW滤波器的FDD操作
ISSCC 2015Session 3Wireline I/O28nm CMOS
该论文提出了一种采用8位18GS/s DAC的36Gb/s PAM4发射机，解决了高速串行链路中信道、封装和芯片寄生效应带来的信号完整性问题。通过PAM4调制和高速DAC设计，实现了更高的数据传输速率。
▸采用8位18GS/s DAC实现PAM4信号生成，支持36Gb/s数据速率。
▸针对高速链路中的阻抗不连续和寄生电容问题进行了优化设计。
ISSCC 2015Session 15Data Converters
该论文提出了一种具有115dB动态范围和-61dBFS带外噪声的音频DAC，解决了带外噪声引起的放大器摆率、混叠以及交叉调制等问题，从而改善了音频带内的噪声和失真性能。
▸通过创新的电路设计有效抑制了音频DAC的带外噪声，使其达到-61dBFS，避免了带外噪声对后续模拟电路的不良影响。
▸实现了115dB的高动态范围，同时保持了低失真和低噪声，适用于高性能音频应用。
ISSCC 2014Session 22Data Converters0.18µm CMOS
该论文介绍了一款14位4.6GS/s的射频数模转换器，采用0.18µm CMOS工艺，面向有线电视头端系统应用。通过低压晶体管保护等电路设计技巧，在高速下实现了高精度，解决了传统DAC在射频频率下的性能瓶颈。
▸采用低压晶体管保护技术，使高速开关管在3.3V供电下安全工作，提升转换速率。
▸通过优化偏置和驱动电路，实现了14位分辨率下4.6GS/s的超高采样率。
ISSCC 2014Session 21Clocking & PLLs55nm CMOS
该论文提出了一种2GHz、130mW的直接数字频率合成器，采用非线性DAC和55nm CMOS工艺，解决了传统DDFS中复杂度和功耗高的问题。通过创新的分段非线性DAC结构，实现了宽带宽、细频率分辨率和快速跳频特性。
▸提出了一种分段非线性DAC结构，无需额外粗相位信息，简化了幅度解码器。
▸避免了传统四分之一正弦波技术中MSB移位DAC导致的频谱纯度下降问题。
ISSCC 2014Session 15Digital Circuits
本文提出了一种全可综合的锁相环（PLL），采用电流输出DAC和插值相位耦合振荡器，实现了0.0066mm²的芯片面积和780µW的低功耗，解决了现有全可综合PLL功耗高、面积大的问题。
▸首次实现全可综合PLL，无需任何定制电路设计，完全兼容自动化数字设计流程。
▸采用电流输出DAC和插值相位耦合振荡器，替代传统大量并行三态缓冲器/反相器，显著降低功耗和面积。
ISSCC 2014Session 11Data Converters
本文提出了一种16位3.2GS/s的电流舵DAC，采用65nm CMOS工艺，功耗仅240mW。该DAC在高达600MHz频率下实现了低于-80dBc的IM3线性度，满足了高级无线蜂窝基础设施系统对高光谱纯度和宽带宽的需求。
ISSCC 2013Session 26Data Converters
该论文提出了一款12位1.6GS/s的电流舵DAC，采用40nm CMOS工艺，功耗仅40mW。通过优化电流源阵列和开关瞬态，实现了在整个奈奎斯特带宽内SFDR超过70dB，解决了高速DAC中寄生电容和失配导致的线性度下降问题。
▸采用新型电流源阵列设计，有效降低寄生电容对输出阻抗的影响，提升高频线性度。
▸优化开关时序和瞬态控制，减少输入码相关切换失真，改善SFDR性能。
ISSCC 2013Session 15Data Converters90nm CMOS
本文提出了一种采用电荷平均开关DAC（Charge-Average Switching DAC）的10位SAR ADC，在90nm CMOS工艺下实现0.5至4MS/s的采样率，每转换步能耗仅为2.4至5.2fJ，适用于无线传感器网络和生物医学设备等低功耗应用。该设计通过改进DAC开关策略显著降低了开关能量和SAR控制逻辑功耗，解决了传统SAR ADC中功耗瓶颈问题。
▸提出电荷平均开关DAC技术，通过重新分配电容充电能量来减少开关切换功耗
▸实现极低能耗（2.4-5.2fJ/conversion-step），在中等分辨率SAR ADC中达到领先能效
ISSCC 2013Session 15Data Converters
该论文提出了一种20位无时钟DAC，采用分段电压模式R-2R架构，实现了亚ppm线性度、7.5nV/√Hz低噪声和0.05ppm/°C低温漂，适用于医疗成像和科学仪器等对噪声和稳定性要求极高的应用。
▸采用无时钟架构，避免了时钟抖动和连续时钟带来的噪声问题，适合高精度系统。
▸通过分段电压模式R-2R结构，在保持低噪声的同时实现了极低的温度漂移和优异的积分非线性（INL）。
ISSCC 2012Session 8Data Converters45nm CMOS
本文提出一种在45nm CMOS工艺中时钟频率为6GHz的1比特三阶连续时间ΔΣ调制器，通过最小化过量环路延迟（ELD）的电路技术和补偿方案，实现了20mW功耗下61dB SNDR、60MHz带宽的性能，解决了高速调制器中ELD导致的稳定性问题。
▸提出最小化过量环路延迟（ELD）的电路技术，包括优化比较器延迟和反馈DAC延迟。
▸提出针对1时钟周期ELD的补偿方案，确保调制器在6GHz时钟下的稳定性。
ISSCC 2012Session 8Data Converters90nm CMOS
该论文提出了一种低功耗单比特连续时间ΔΣ模数转换器，采用FIR DAC降低时钟抖动敏感度并放松环路滤波器线性度要求，通过模拟路径补偿FIR DAC引入的延迟，实现了3.6GS/s采样率、36MHz带宽、83dB动态范围，功耗仅15mW。
▸使用FIR DAC降低对时钟抖动的敏感度并放松环路滤波器线性度要求
▸采用模拟路径补偿FIR DAC引入的延迟，保持调制器稳定性
ISSCC 2012Session 8Data Converters
该论文提出了一种使用数字估计辅助DAC线性化的连续时间ΔΣ调制器，实现了72dB的动态范围，在25MHz带宽下达到88fJ/转换步的能效，解决了多比特量化中DAC非线性影响性能的问题。
▸采用数字估计技术对辅助DAC进行线性化，在不增加模拟复杂度的前提下改善多比特ΔΣ调制器的性能。
▸通过数字化辅助校准，显著降低DAC非线性引入的失真，提升调制器整体动态范围。
ISSCC 2012Session 27Data Converters0.18μm CMOS
该论文提出了一款14位3/6GHz电流舵射频DAC，采用0.18μm CMOS工艺，在2.9GHz输出频率下实现了66dB的ACLR，解决了高速DAC在高频信号纯度方面的动态误差问题。
▸采用四开关架构以改善高频失真性能
▸实现了3/6GHz双速率操作，满足多载波、多频段、多标准无线电发射机需求
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