ISSCC 2019Session 30Wireline I/O28nm FDSOI
该论文提出了一种用于序列编码PAM-4信令的收发器，在28nm FDSOI工艺下实现了32Gb/s的数据率和2.9pJ/b的能效。通过结合序列编码和线性均衡，相比传统PAM-4获得了4-6dB的SNR增益，解决了多电平信令信噪比下降的问题。
▸首次将序列编码应用于PAM-4信令，在不显著增加复杂度的情况下提升SNR 4-6dB。
▸采用低功耗收发器架构，结合TX-FIR和RX峰值均衡，实现32Gb/s下2.9pJ/b的高能效。
ISSCC 2019Session 30Wireline I/O
本文提出了一种基于PAM-4的4通道复用和级联CDR电路的环形拓扑上行-下行接口，实现了25.6Gb/s的数据速率，解决了传统NAND接口在带宽和容量之间的权衡问题。
▸采用PAM-4调制实现4通道复用，在有限带宽下提高数据传输效率。
▸设计级联CDR电路，在环形拓扑中同时支持上行和下行链路，降低负载电容影响。
ISSCC 2019Session 30Wireline I/O
Cosimo Aprile1,2, Thomas Morf2, Marcel Kossel2, Alessandro Cevrero2, Ilter Ozkaya1,2, Andreas Burg1, Thomas Toifl2, Yusuf Leblebici1 EPFL, Lausanne, Switzerland IBM Zurich Research Laboratory, Rueschli
ISSCC 2019Session 30Wireline I/O
本文介绍了面向汽车应用的单对线缆物理层解决方案，覆盖从10Mb/s到10Gb/s及以上速率，解决了汽车网络对高带宽、低排放、高可靠性的需求。
▸提出单对线缆实现从低速到超高速（10Mb/s至10Gb/s）的汽车物理层方案，满足自动驾驶对高带宽传感器的需求。
▸针对汽车环境的苛刻要求（如电磁兼容、鲁棒性、可靠性）进行优化设计，同时减小线缆尺寸和重量。
ISSCC 2018Session 6Wireline I/O65nm CMOS
本文提出一种采用65nm CMOS工艺的32Gb/s PAM-4收发器，通过基于自适应时钟相位和阈值电压的判决反馈均衡器（DFE）实现了低功耗和低误码率，在23dB信道损耗下达到BER<10^-12，功耗仅133mW。
▸基于自适应时钟相位和阈值电压的DFE，降低了均衡器复杂度与功耗
▸采用LVDS PAM-4驱动器，在低电压下实现高效PAM-4信号输出
ISSCC 2018Session 6Wireline I/O28nm FDSOI CMOS
本文介绍了采用28nm FDSOI CMOS工艺的16至64Gb/s PAM-4极短距离收发器，实现了4.9pJ/b的能效，解决了PAM-4调制下低功耗收发器设计中的高线性度与宽带宽挑战。
▸提出一种高线性度、宽带宽的PAM-4发射器设计，满足高速通信需求。
▸采用前向纠错与PAM-4结合，优化链路效率。
ISSCC 2018Session 6Wireline I/O16nm FinFET
该论文提出了一种采用自适应阈值ADC的64Gb/s PAM-4收发器，通过非均匀量化和LMS算法优化阈值，降低了ADC功耗并改善了链路误码率。
▸提出自适应阈值ADC，根据链路性能指标（如BER）动态调整量化阈值，实现非均匀量化。
▸采用LMS算法在线调整ADC阈值，适用于PAM-4高速链路，相比传统均匀量化降低功耗。
ISSCC 2018Session 6Wireline I/O16nm FinFET
本文提出了一款采用16nm FinFET工艺的全自适应19-56Gb/s PAM-4有线收发器，通过可配置ADC和先进均衡技术支持50G/100G/400G端口，旨在降低基础设施升级成本。
▸实现19-56Gb/s宽速率范围的全自适应PAM-4收发，无需外部校准
▸采用可配置ADC架构，灵活支持不同速率和调制方式
ISSCC 2018Session 6Wireline I/O14nm FinFET
该论文提出了一款4通道、1.25至28.05Gb/s的多标准收发器，采用14nm FinFET工艺，实现了6pJ/b的能效和40dB的信道损耗补偿能力。它解决了高速串行接口中信道损伤瓶颈和多标准兼容性问题，并支持独立的发送/接收速率。
▸支持1.25至28.05Gb/s的宽速率范围，兼容多种通信标准。
▸实现独立TX/RX速率支持，提高链路灵活性。
ISSCC 2018Session 6Wireline I/O14nm CMOS
该论文设计了一种在14nm CMOS工艺下实现的112Gb/s PAM-4源串联终端(SST)发射机，采用8抽头前馈均衡(FFE)以补偿信道损耗，实现了2.6pJ/b的高能效。这项工作解决了高速PAM-4发射机在均衡能力和功耗之间的权衡问题。
▸首次在14nm CMOS中实现112Gb/s PAM-4 SST发射机，并集成8抽头FFE以支持高速均衡。
▸通过优化SST驱动器和均衡器架构，在极高数据率下达到2.6pJ/b的领先能效。
ISSCC 2018Session 6Wireline I/O10nm CMOS
该论文提出了一种采用10nm CMOS工艺、支持112Gb/s PAM-4调制的发射机，集成了3抽头前馈均衡器（FFE），解决了超高速率下信号完整性和均衡挑战。
▸采用3抽头FFE架构，在112Gb/s PAM-4速率下实现有效均衡，补偿信道损耗。
▸基于10nm先进CMOS工艺，实现超高速率与低功耗的平衡。
ISSCC 2018Session 25Wireline I/O
本文提出一种基于环形DCO的全数字锁相环，采用快速相位误差校正(FPEC)技术，通过模拟注入锁定时钟乘法器的相位重新对齐机制实现超低抖动，同时利用积分器特性降低参考杂散并支持高倍频因子。
▸提出FPEC技术，在数字域模拟ILCM的相位重新对齐，实现与ILCM相当的超低抖动。
▸通过引入积分器，克服了ILCM参考杂散大和倍频因子受限的问题，实现了-75dBc参考杂散和高倍频因子。
ISSCC 2018Session 25Wireline I/O
本文提出了一种分数N数字锁相环，通过背景抖噪消除环路来抑制由时间数字转换器或增量累加调制器量化误差引起的分数N杂散。实验结果表明，该设计实现了最差情况下近载波分数杂散优于-62.5 dBc，有效改善了确定性抖动和互调产物。
▸提出了一种背景抖噪消除环路，能够在锁相环正常工作期间持续抑制分数杂散，无需校准或中断操作。
▸采用数字域补偿技术，对量化误差进行实时抵消，从而降低近载波杂散水平。
ISSCC 2018Session 25Wireline I/O65nm CMOS
本文提出了一种基于晶振频率四倍频的5GHz时钟乘法器，通过提高振荡器噪声抑制带宽来改善相位噪声，在65nm CMOS工艺中实现了370fsrms抖动和6.5mW功耗。解决了传统基于环形振荡器的时钟乘法器因参考频率限制导致噪声抑制带宽不足的问题。
▸提出使用晶体振荡器频率四倍频产生低噪声参考，突破了传统PLL/MDLL/ILCM中参考频率对噪声抑制带宽的限制。
▸实现了高带宽噪声抑制，在5GHz输出下仅消耗6.5mW功耗，同时获得370fsrms的低抖动性能。
ISSCC 2018Session 25Wireline I/O
该论文提出了一种4-16GHz基于逆变器的注入锁定正交时钟发生器，集成了相位插值器，用于多标准I/O接口。通过电压调节器抑制电源噪声并跟踪控制电压，实现了宽频率范围和有效的相位噪声抑制，解决了多标准I/O中对宽频率范围低抖动时钟的需求。
▸采用基于逆变器的注入锁定环形振荡器（ILRO）实现4-16GHz的宽频率范围，覆盖多个频带。
▸集成相位插值器产生正交时钟，并利用电压调节器跟随控制电压抑制电源噪声，提高稳定性。
ISSCC 2018Session 16Wireline I/O65nm CMOS
该论文提出了一种基于127GHz CMOS收发器的20Gb/s PAM-4调制接触式通信系统，通过数字预失真技术克服了传统OOK/ASK调制带宽密度低、载波恢复困难及耦合器面积大的问题。
▸首次在127GHz毫米波频段采用PAM-4调制实现20Gb/s高速接触式通信，显著提升带宽密度。
▸引入数字预失真技术补偿发射机非线性，提升PAM-4信号质量。
ISSCC 2018Session 16Wireline I/O16nm CMOS
本文提出了一种在16nm CMOS工艺下实现的接地参考单端串行链路，以1.17pJ/b的能效和25Gb/s/pin的数据速率支持片外和片内封装通信。该设计旨在利用低成本有机封装和传统PCB，满足多芯片系统中对高带宽、低功耗互连的需求。
▸采用接地参考单端信号传输，相比差分信号降低功耗和引脚数，同时保持高速性能。
▸在16nm CMOS中实现25Gb/s/pin的数据速率，能效仅1.17pJ/b，适用于片上和片外封装通信。
ISSCC 2018Session 16Wireline I/O16nm FinFET
该论文实现了一款56Gb/s NRZ有线收发器，功耗126mW，采用16nm FinFET工艺，针对同步短距离芯片间通信应用。通过优化电路设计和低功耗技术，解决了高速短距离接口的功耗与速率权衡问题。
▸采用16nm FinFET工艺实现56Gb/s NRZ收发器，在极低功耗下达到高速率，满足同步短距离应用需求。
▸通过创新的电路架构和时钟技术，在126mW功耗下实现56Gb/s的数据传输，提升了能效比。
ISSCC 2018Session 16Wireline I/O
该论文提出了一种用于高反射内存接口的紧凑型单端收发器（TRX）和时钟数据恢复（CDR）电路，采用相位差调制技术，实现了7.8Gb/s/pin的数据速率和1.96pJ/b的能效，有效解决了长尾符号间干扰（ISI）问题。
▸提出相位差调制方案，针对高反射通道优化信号完整性。
▸设计紧凑型单端TRX和CDR，在低功耗下实现高数据率。
ISSCC 2018Session 16Wireline I/O40nm CMOS
该论文提出了一种采用帧脉冲宽度调制（FPWM）方案的20Gb/s串行链路收发器，旨在克服传统多电平调制方案在高速有线链路中面临的信噪比降低和线性度要求更严格的问题。通过在40nm CMOS工艺中实现，该收发器提高了频谱效率并降低了码间干扰。
▸提出帧脉冲宽度调制（FPWM）方案，结合了脉冲宽度调制的频谱效率优势与帧结构，以降低多电平调制的信噪比损失。
▸在40nm CMOS工艺中实现了20Gb/s的串行链路收发器，验证了FPWM在实际高速通信中的可行性。
ISSCC 2018Session 16Wireline I/O14nm FinFET
该论文提出了一种56Gb/s的突发模式NRZ光接收机，通过快速上电和CDR锁定技术（6.8ns）实现自适应光链路的细粒度功率门控，以降低数据中心低利用率链路的功耗。
▸提出6.8ns快速上电和CDR锁定技术，支持突发模式操作，实现链路空闲时快速关断和唤醒。
▸采用14nm FinFET工艺设计，在56Gb/s速率下实现低功耗和高能效。
ISSCC 2018Session 16Wireline I/O
该论文提出了一种用于直接调制激光器（DML）系统的28Gb/s收发器，采用啁啾管理的电子色散补偿（EDC）技术，以解决DML中啁啾现象限制传输距离的问题。通过电子域补偿，实现了低成本、低功耗的中距离光链路方案。
▸提出了一种啁啾管理的EDC技术，在电子域补偿DML的啁啾效应，替代传统昂贵的光域啁啾管理方案。
▸实现了28Gb/s的高速收发器，适用于2-10km标准单模光纤传输，兼顾成本与性能。
ISSCC 2017Session 6Wireline I/O
本文提出一种28Gb/s数字时钟数据恢复(CDR)电路，采用自适应环路增益技术以优化抖动容限。针对Bang-Bang相位检测器增益随输入抖动变化导致环路增益不稳定的问题，通过检测抖动幅度动态调整环路增益，提高了CDR对PVT变化、串扰和电源噪声的鲁棒性。
▸提出自适应环路增益机制，根据输入抖动幅度动态调整数字CDR的环路增益，解决了Bang-Bang相位检测器增益对抖动敏感的问题。
▸实现了28Gb/s高速率下的最优抖动容限，无需额外校准或模拟电路，仅通过数字逻辑实现自适应控制。
ISSCC 2017Session 6Wireline I/O28nm CMOS
本文提出了一种22.5-32Gb/s的无参考时钟波特率数字CDR，集成了DFE和CTLE，在28nm CMOS工艺中实现3.2pJ/b的低功耗。解决了传统波特率CDR需要外部参考时钟的问题，降低了系统复杂度。
▸首次实现了无需参考时钟的波特率CDR，通过频率检测器实现宽捕获范围。
▸集成了DFE和CTLE，在高速率下保持低功耗（3.2pJ/b）。
ISSCC 2017Session 6Wireline I/O14nm CMOS
该论文提出了一种采用分数间隔前馈均衡器（FFE）的56Gb/s PAM-4发射机，在14nm CMOS工艺中实现，解决了PAM-4信号因垂直裕度减小而对残余码间干扰敏感的问题。通过优化均衡技术，实现了1.8pJ/b的低功耗和高数据率传输。
▸采用分数间隔前馈均衡器（FFE）以更精确地补偿信道失真，提升PAM-4信号的垂直裕度。
▸在14nm CMOS工艺中实现了56Gb/s的PAM-4发射机，功耗仅为1.8pJ/b，达到能效与速度的平衡。
ISSCC 2017Session 6Wireline I/O28nm CMOS FDSOI
本文设计了一款64Gb/s PAM-4发射机，采用4抽头前馈均衡(FFE)解决高速PAM-4调制下的线性度挑战，实现了2.26pJ/b的能效，采用28nm CMOS FDSOI工艺。
▸采用4抽头FFE结构提升PAM-4高速信号完整性，同时保持高线性度
▸在28nm FDSOI工艺中实现低功耗设计，达到2.26pJ/b的能效
ISSCC 2017Session 6Wireline I/O16nm FinFET
本文提出了一种采用10抽头直接判决反馈均衡（DFE）的PAM-4接收器，工作速率为40至56Gb/s，旨在满足数据中心和电信基础设施对更高带宽的需求。该接收器基于16nm FinFET工艺实现，支持CEI-56G-VSR-PAM4标准。
▸首次在16nm FinFET工艺中实现10抽头直接DFE的PAM-4接收器，支持56Gb/s高速率。
▸通过直接DFE架构有效补偿信道损耗，提升PAM-4信号的接收质量。
ISSCC 2017Session 6Wireline I/O65nm CMOS
本文提出了一款在65nm CMOS工艺下实现的60Gb/s NRZ收发器，功耗仅288mW，能效为4.8pJ/b。该收发器采用自适应均衡和波特率时钟数据恢复技术，解决了超高速有线通信中数据率提升与功耗约束之间的矛盾。
▸在65nm CMOS工艺中实现了60Gb/s的NRZ收发器，相比之前28-40nm工艺的56.5Gb/s设计，在更老工艺下达到更高数据率。
▸采用自适应均衡技术，能够根据信道特性自动调整均衡参数，提升信号完整性。
ISSCC 2017Session 6Wireline I/O40nm CMOS
本文提出了一款采用40nm CMOS工艺的56Gb/s PAM-4/NRZ收发器，集成了串化/解串器、FFE/CTLE/DFE均衡、CDR和眼图监测电路，解决了超高速数据链路（如400GbE）中高性能与低功耗的挑战。该收发器在14GHz下24dB损耗时实现BER<10^-12，功耗仅602mW。
▸采用高度并行化架构，集成64:4串化器和3抽头四分之一速率FFE，实现56Gb/s高速传输。
▸通过多相滤波器（PPF）产生正交时钟，优化锁存器和选择器的时序，降低功耗并提升信号完整性。
ISSCC 2017Session 29Wireline I/O
本文提出了一种采用时分双校准（TDDC）技术的2.5GHz注入锁定ADPLL，实现了197fsrms的集成抖动和-65dBc的参考杂散。通过伪差分4级环形振荡器、10位频率控制字和20位ΔΣ调制器提高分辨率，解决了注入锁定PLL的参考杂散和抖动问题。
▸提出时分双校准（TDDC）技术，通过时域分离注入与校准周期，抑制参考杂散。
▸采用20位ΔΣ调制器提升频率和延迟分辨率，实现150fs/LSB的延迟校准步长。
ISSCC 2017Session 29Wireline I/O65nm CMOS
该论文提出了一种两步截断与消除方法，实现了高阶调制并避免了-1到1和1到-1的跳变，从而将数字控制延迟线(DCDL)的范围限制在CKHF的一个周期内。基于此设计了一种3-10Gb/s、能效5.75pJ/b的收发器，采用灵活时钟方案，在65nm CMOS工艺中实现了良好的抖动性能。
▸提出两步截断与消除方法，避免高阶调制中的符号跳变，将DCDL范围限制在一个高频时钟周期内，简化了DCDL线性度设计。
▸通过精确匹配DCDL增益与TCKHF，实现ΔΣ截断误差的完美抵消，使MMD+DCDL组合成为真正的分数分频器，无需显式滤波，优化了MDLL的随机抖动性能。
ISSCC 2017Session 29Wireline I/O
本文提出了一种NRZ编织时钟信号（NRZ Braid Clock Signaling）与扩展跳变方案（Spread Transition Scheme），在四根平衡线上实现12Gb/s的数据传输，无需任何编码开销，达到100%数据有效载荷。该方案解决了传统时钟恢复方案因开销导致带宽降低的问题，同时降低了EMI和时钟数据通道间的偏移。
▸提出NRZ Braid Clock Signaling，将时钟嵌入数据流中，无需额外时钟通道或编码开销，实现100%数据有效载荷。
▸采用Spread Transition Scheme，通过扩展跳变分布减少EMI发射和时钟数据偏移，提升信号完整性。
ISSCC 2017Session 29Wireline I/O
该论文提出了一种用于非对称链路（如内存接口和显示驱动器）的16Gb/s线缆收发器，采用集成脉冲宽度调制（iPWM）实现相位域均衡，在发射端完成全部均衡，从而简化接收端设计。相比传统分段FFE，该方案降低了功耗和面积开销，实现了3.6pJ/b的能效。
▸提出相位域均衡（iPWM）方案，通过脉冲宽度调制在发射端实现均衡，无需传统多段FFE的大量分段和预驱动器。
▸发射端集成均衡功能，使接收端不需要或仅需少量均衡，适合非对称链路应用。
ISSCC 2017Session 29Wireline I/O45nm SOI CMOS
该论文提出了一种基于环形谐振器光学DAC的40Gb/s PAM-4发射机，采用未修改的45nm SOI CMOS工艺实现硅光子链路，解决了传统电光调制器功耗高、集成度低的问题。
▸利用环形谐振器作为光学数模转换器（DAC），直接生成PAM-4光信号，避免了复杂的电学DAC和调制器驱动。
▸在标准45nm SOI CMOS工艺中集成硅光子器件，无需额外工艺修改，降低了制造成本和复杂度。
ISSCC 2017Session 29Wireline I/O20nm CMOS
该论文提出了一种用于100Gb/s相干网络的集成收发器，在20nm CMOS工艺中集成了4×64GS/s 8位ADC和DAC，解决了高速相干光通信中数据转换器与DSP集成的关键问题。
▸首次在20nm CMOS中实现了4通道64GS/s 8位ADC和DAC的集成，支持双偏振QPSK调制。
▸通过精确的相位对齐技术，确保了XI、XQ、YI、YQ四通道之间的同步，实现了100Gb/s相干传输。
ISSCC 2017Session 29Wireline I/O14nm CMOS FinFET
该论文提出了一种在14nm CMOS FinFET工艺中实现的64Gb/s NRZ光接收机数据通路，能效为1.4pJ/b，旨在满足高端服务器处理器间对高带宽密度光互连的需求。
▸采用14nm FinFET工艺实现64Gb/s NRZ光接收机数据通路，达到1.4pJ/b的优异能效。
▸可能集成了线性跨阻放大器（TIA）、限幅放大器及时钟数据恢复（CDR）等关键模块，实现低功耗高速率传输。
ISSCC 2017Session 17Wireline I/O
该论文设计了一种300GHz CMOS发射机，实现了105Gb/s的数据传输速率，解决了无线通信中高速率传输的难题，并利用了无线链路相比光纤的光速优势。
▸采用CMOS工艺在300GHz频段实现105Gb/s超高速无线发射机，突破了传统无线通信的速率瓶颈。
▸利用光速比光纤快约50%的特性，展示了无线链路在低延迟传输方面的潜在优势。
ISSCC 2017Session 17Wireline I/O
提出了一种紧凑型130GHz全封装点对点无线系统，采用3D打印的26dBi透镜天线，实现了12.5Gb/s的数据速率。该系统旨在满足严格的链路要求，利用空间自由度并抑制干扰，提供低成本、高增益和宽带宽的解决方案。
▸采用3D打印技术制造高增益（26dBi）透镜天线，实现低成本和高性能。
▸全封装设计集成收发机与天线，形成紧凑的点对点无线系统。
ISSCC 2017Session 17Wireline I/O
该论文提出了一款封装的全波段连续波毫米波/太赫兹发射机（90-300GHz）和相干接收机（115-325GHz），用于高光谱成像。该设计采用CMOS工艺实现了极宽的频率覆盖和相干接收能力，解决了传统单频成像无法提供光谱信息的问题。
▸首次在CMOS中实现了覆盖90-300GHz的发射机和115-325GHz的相干接收机，用于全波段连续波高光谱成像。
▸采用封装集成技术，在片外实现宽频带匹配与信号耦合，克服了CMOS工艺在太赫兹频段的损耗和寄生效应。
ISSCC 2017Session 17Wireline I/O65nm CMOS
该论文提出了一种基于双毫米波梳的快速节能分子传感方案，在65nm CMOS工艺中实现了220-320GHz的太赫兹光谱仪。解决了传统单音调谐方案在带宽和性能之间的权衡问题，并满足了绝对特异性所需的高分辨率。
▸首次采用双毫米波梳结构实现宽带太赫兹光谱，兼顾高分辨率和快速扫描。
▸在65nm CMOS中集成了220-320GHz的宽频带发射和接收链路，实现了低功耗高能效传感。
ISSCC 2017Session 17Wireline I/O
本文提出了一种内在线性的宽带数字极性功率放大器（PA），通过非线性尺寸、过驱动电压控制和多相RF时钟技术，实现了AM-AM和AM-PM校正，解决了数字PA线性度与带宽的权衡问题。
▸采用非线性尺寸技术优化子PA阵列，改善幅度线性度
▸引入过驱动电压控制，动态调整PA工作点以补偿AM-PM失真
ISSCC 2017Session 17Wireline I/O
该论文提出了一种用于可穿戴和植入式设备的亚毫瓦级天线阻抗检测技术，通过电平衡实现单步片上可调匹配，以解决近场效应导致的性能下降问题。该技术实现了低功耗、快速的阻抗检测，从而延长电池寿命并提高系统鲁棒性。
▸提出了一种基于电平衡的低功耗天线阻抗检测方法，实现单步调谐匹配。
▸实现了亚毫瓦级功耗的完全集成自适应前端，适用于超低功耗可穿戴设备。
ISSCC 2017Session 17Wireline I/O
该论文提出了一种60GHz片上线性辐射器，采用多馈天线技术实现单元素27.9dBm的饱和输出功率和33.1dBm的峰值等效全向辐射功率，旨在解决毫米波5G通信中高路径损耗和链路预算限制下的功率合成与线性度问题。
▸提出多馈天线结构实现片上功率合成，降低无源网络损耗
▸实现单元素高输出功率和高EIRP，无需外部功率合成器
ISSCC 2017Session 17Wireline I/O
提出一种基于时空电导调制的28GHz无磁非互易无源CMOS环形器，解决了硅基毫米波系统中低损耗共享天线接口的难题，实现了高线性度、隔离度和带宽。
▸首次在CMOS工艺中实现无磁非互易环形器，利用时空电导调制打破洛伦兹互易性。
▸采用无源结构实现低损耗和高线性度，适用于毫米波5G基站和全双工系统。
ISSCC 2017Session 17Wireline I/O0.13μm BiCMOS
该论文提出了一种工作在318-370GHz的驻波二维相控阵，采用0.13μm BiCMOS工艺实现。针对太赫兹频段晶体管功率受限和变容管品质因数低的问题，利用谐波振荡器设计实现了宽频率覆盖和波束扫描功能。
▸提出基于驻波振荡器的二维相控阵结构，无需传统移相器即可实现太赫兹波束扫描。
▸利用谐波振荡器技术克服晶体管fmax限制，在318-370GHz范围内实现有效辐射。
ISSCC 2017Session 17Wireline I/OCMOS（具体节点未明确，可能为28nm或40nm）
该论文提出了一种数字辅助CMOS WiFi 802.11ac/11ax前端模块，通过数字预失真和包络跟踪等技术，在20dBm输出功率下实现了12%的PA效率，解决了传统III-V或SiGe FEM成本高、效率低的问题。
▸采用数字辅助技术（如数字预失真）提升CMOS PA的线性度和效率，替代昂贵的III-V/SiGe工艺。
▸集成包络跟踪（ET）或类似技术，在满足WiFi 802.11ac/11ax严格EVM要求的同时，实现高效率。
ISSCC 2016Session 3Wireline I/O16nm FinFET
本文设计了一款40至64Gb/s的NRZ发射机，采用供电调节前端技术，在16nm FinFET工艺下实现高速数据传输，旨在满足数据中心和电信基础设施对更高带宽的需求，同时保持功耗不变。
▸采用供电调节前端技术，优化了FinFET器件特性（低DIBL、弱体效应等）以降低功耗并提升性能
▸实现了从40Gb/s到64Gb/s的可变速率传输，适用于CEI-56-VSR/MR等标准
ISSCC 2016Session 3Wireline I/O28nm CMOS FDSOI
本文提出一种在28nm CMOS FDSOI工艺下，采用1V电源实现1.3Vppd输出摆幅的45Gb/s PAM-4发射器，解决了高速串行接口在低电压下需要高输出摆幅的关键问题，支持400Gb/s以太网标准的演进需求。
▸利用28nm FDSOI工艺的体偏置技术，在1V低电源电压下实现1.3Vppd的大输出摆幅，突破传统电压摆幅限制。
▸设计高效的PAM-4编码与驱动器架构，在45Gb/s速率下保持信号完整性，并采用前向误差校正（FEC）兼容设计。
ISSCC 2016Session 3Wireline I/O28nm CMOS
该论文提出了一款56Gb/s NRZ串行链路收发器，采用28nm CMOS工艺，每通道功耗仅247mW，旨在满足数据中心对超过50Gb/s高速通信的需求，并提升功率效率。
▸采用四分之一速率架构和半速率时钟数据恢复（CDR）电路，降低功耗并提高数据速率。
▸通过优化发射器输出级和接收器连续时间线性均衡器（CTLE），实现低功耗下的高信号完整性。
ISSCC 2016Session 3Wireline I/O28nm CMOS
本文实现了一款基于28nm CMOS工艺的40/50/100Gb/s PAM-4以太网收发器，解决了NRZ信令在超过50Gb/s时功率效率和性能下降的问题。通过采用PAM-4调制技术，在高速率下实现了更好的信道适应性和功耗优化。
▸采用PAM-4调制技术替代传统NRZ，在40/50/100Gb/s速率下提升频谱效率并降低信道损耗影响。
▸集成自适应均衡和时钟恢复电路，支持多种以太网标准并实现低功耗设计。