ISSCC 2022Session 17Wireline I/O
本文提出了一种具有480倍乘法因子的13.2-17.3GHz子采样锁相环（PLL），在仅6.6mW功耗下实现了-248.1dB的FoM。该设计通过优化子采样结构和比例路径，有效解决了大乘法因子下高频频率合成器的相位噪声与功耗挑战。
▸提出一种480倍高乘法因子的子采样PLL架构，在降低功耗的同时保持了低相位噪声性能。
▸设计优化的比例路径，使得在13.2-17.3GHz范围内实现-248.1dB的优异FoM，显著优于传统级联PLL方案。
ISSCC 2022Session 17Wireline I/O
该论文提出一种56GHz分数-N锁相环（PLL），适用于224Gb/s PAM-4多通道发射器，在每通道内实现紧凑低功耗时钟生成。通过优化架构和电路设计，在23mW功耗下实现110fs均方根抖动，满足高速链路对低抖动和分数-N操作的需求。
▸采用分数-N架构以适应不同晶振频率，同时避免多通道间56GHz时钟的远距离传输，降低系统复杂度。
▸通过低功耗设计技术和紧凑版图，在23mW功耗下实现110fs的超低抖动，满足PAM-4符号周期8.93ps的严格抖动要求。
ISSCC 2022Session 17Wireline I/O
本文提出了一种采用耦合分裂环谐振器的10Gb/s数字隔离器，实现了24kVpk浪涌能力和100kV/µS共模瞬态抗扰度，解决了高速数据隔离中的高电压耐受和共模瞬态问题。
▸利用耦合分裂环谐振器实现高速信号传输同时提供高隔离电压，达到10Gb/s数据率。
▸设计具有24kVpk浪涌能力和100kV/µS共模瞬态抗扰度的隔离器，显著提升可靠性和安全性。
ISSCC 2022Session 17Wireline I/O28nm CMOS
该论文提出了一种3D集成的100Gb/s PAM-4光发射机，采用分段SiP MOSCAP调制器和2通道28nm CMOS驱动器，实现了2.4pJ/b的高能效，解决了数据中心对高带宽密度和低功耗光互连的需求。
▸首次采用3D集成技术将分段SiP MOSCAP调制器与CMOS驱动芯片集成，避免了微环调制器的带宽-相位效率权衡问题。
▸通过分段调制器结构实现高效率PAM-4调制，结合2通道并行架构达到100Gb/s总速率。
ISSCC 2022Session 17Wireline I/O28nm CMOS
该论文提出了一种基于模拟域处理的DP-QPSK相干光接收机，在28nm CMOS工艺下实现了200Gb/s的数据速率和4.6pJ/b的能效，解决了传统ADC-DSP方案在短距光互连中功耗过高的问题。
▸采用全模拟信号处理架构替代传统的ADC-DSP方案，显著降低功耗。
▸实现了200Gb/s的DP-QPSK相干接收，能效仅为4.6pJ/b。
ISSCC 2021Session 8Wireline I/O7nm FinFET
本文提出一种滑窗判决反馈均衡器（SB-DFE）架构，在7nm FinFET工艺上实现了112Gb/s PAM-4线缆接收机中的9抽头低功耗DFE，通过流水线化解决了传统DFE因时序闭合限制仅能实现1-2抽头的难题。
▸提出滑窗DFE（SB-DFE）架构，利用流水线技术打破了传统DFE抽头数受时序闭合限制的壁垒。
▸在7nm FinFET工艺下实现了112Gb/s PAM-4速率的9抽头DFE，兼具低功耗特性。
ISSCC 2021Session 8Wireline I/O7nm FinFET
该论文提出了一款基于ADC-DSP的112Gb/s PAM-4收发器，适用于信道损耗超过40dB的长距离应用。采用7nm FinFET工艺，通过4抽头FIR和7抽头预失真DSP引擎以及低功耗串行器设计，实现了高数据速率下的均衡和低功耗。
▸采用全数字ADC-DSP架构实现112Gb/s PAM-4信号处理，支持>40dB信道损耗的长距离传输。
▸集成4-tap FIR和7-tap预失真的DSP引擎，通过灵活的数字均衡提升链路性能。
ISSCC 2021Session 8Wireline I/O
该论文提出了一种高度可重构的40-97GS/s DAC和ADC，具有40GHz模拟前端带宽和低于35fJ/conv-step的能效，适用于400Gb/s相干光通信系统。通过优化架构和电路设计，解决了高速光互连中对灵活性和低功耗的需求。
▸实现了40-97GS/s的可重构数据转换速率范围，覆盖不同标准要求。
▸达到40GHz模拟前端带宽，支持400Gb/s相干光信号处理。
ISSCC 2021Session 8Wireline I/O
本文提出了一种基于ADC/DSP的可扩展自适应高速收发器架构，支持1.25至56Gbps/112Gbps的速率范围，采用决策导向最小均方误差（MMS）算法。该架构旨在满足超大规模数据中心、边缘计算和5G基础设施对不同速率SerDes的需求。
▸提出可扩展的ADC/DSP架构，支持从1.25Gbps到112Gbps的宽速率范围，实现自适应速率调整。
▸采用决策导向MMS算法，优化均衡和时钟恢复，提升高速传输的鲁棒性。
ISSCC 2021Session 8Wireline I/O7nm CMOS
该论文提出了一款基于DSP的116Gb/s有线收发器，采用7nm CMOS工艺，在PAM-4/Duo-PAM-4调制下可补偿45dB插入损耗，PAM-2下补偿52dB，能效达6pJ/b。解决了高速率下高损耗信道的信号恢复和功耗效率问题。
▸采用Duo-PAM-4调制技术，在保持高数据率的同时提升对信道损耗的容忍度。
▸通过DSP架构和功率缩放技术，在116Gb/s速率下实现6pJ/b的能效，显著优于同类设计。
ISSCC 2021Session 8Wireline I/O7nm CMOS
本文提出一种基于8位DAC的源串联终端（SST）发射器，采用金属栅电阻实现，在7nm CMOS工艺下达到112Gb/s PAM-4速率和1.4pJ/b的能效，并集成8抽头前馈均衡（FFE）。该设计解决了高速有线通信中对多调制格式支持和长信道均衡的需求，同时实现了高能效。
▸首次在7nm CMOS中使用金属栅电阻实现8位DAC的SST发射器，提高了电阻匹配和速度。
▸结合8抽头FFE，支持长信道均衡和反射抑制，同时支持NRZ、PAM-4等多种调制格式。
ISSCC 2021Session 8Wireline I/O28nm CMOS
该论文提出了一种在28nm CMOS工艺中实现的200Gb/s PAM-4和100Gb/s NRZ发射机，通过最小化驱动器电容、采用灵活时钟时序控制的复用技术以及全可重构5抽头FFE架构，显著提升了输出带宽和摆幅，解决了超高速互连中的信号完整性问题。
▸通过pull-up电流源最小化驱动器电容，提高了输出带宽和摆幅。
▸采用灵活的时钟时序控制实现多路复用，优化了高速信号时序。
ISSCC 2021Session 8Wireline I/O10nm CMOS
本文提出了一种基于DAC的PAM-4发射器，采用8抽头前馈均衡（FFE），在10nm CMOS工艺中实现了224Gb/s的数据率。该设计旨在满足高性能计算、网络和AI应用对更高吞吐量的需求。
▸采用DAC-based架构实现224Gb/s PAM-4发射，达到业界领先的数据率。
▸集成了8抽头FFE，有效地补偿信道损耗，提高信号质量。
ISSCC 2021Session 19Wireline I/O
该论文提出了一种基于MEMS的动态光聚焦系统，用于光遗传学中实现单细胞精度的神经刺激。该系统通过MEMS驱动的微镜阵列实现光束的快速扫描和聚焦，解决了传统植入式LED或光纤照明范围广、缺乏光束转向能力的问题。
▸采用MEMS微镜阵列实现动态光束聚焦和转向，达到单细胞级别的刺激精度。
▸系统集成光学设计，支持高速、可编程的光斑位置控制，适用于体内光遗传学实验。
ISSCC 2021Session 19Wireline I/O
该论文提出一种机械柔性可植入神经接口，集成了计算成像和光遗传刺激功能，面积5.4×5.4mm。它替代了传统大型显微镜，实现了单细胞分辨率的神经活动记录与刺激。
▸首次将计算成像与光遗传刺激集成在同一柔性基板上，实现可植入的微型神经接口
▸利用机械柔性设计适应脑组织曲面，提高生物相容性和稳定性
ISSCC 2021Session 19Wireline I/O
本文提出了一种基于光学相控阵的FMCW LiDAR系统，通过片上校准技术解决阵列相位误差问题，实现了高分辨率三维成像。
▸在光学相控阵FMCW LiDAR中首次引入片上校准机制，有效校正相位误差提升波束指向精度。
▸实现了大规模硅基光学相控阵与FMCW测距的片上集成，降低系统复杂度与功耗。
ISSCC 2021Session 11Wireline I/O130nm BiCMOS
该论文提出了一种基于介质波导的105Gb/s链路，利用220-335GHz信道化信号和集成波导耦合器，在130nm BiCMOS工艺中实现，旨在替代传统铜基电链路，解决高速数据传输中的功耗和成本问题。
▸首次在130nm BiCMOS中实现超过100Gb/s的介质波导链路，利用220-335GHz信道化信号提升带宽利用率。
▸集成波导耦合器设计，实现高效信号耦合，降低封装和布线复杂度。
ISSCC 2021Session 11Wireline I/O14nm CMOS
本文提出了一种用于112Gb/s PAM-4同时双向信令的回声消除前端，采用14nm CMOS工艺，旨在满足超大规模数据中心对高速、低延迟数据连接的需求。该设计通过创新的回声消除技术解决了双向信令中的自干扰问题，实现了高数据速率传输。
▸提出了一种针对112Gb/s PAM-4同时双向信令的回声消除前端架构，有效抑制了发射信号对接收路径的干扰。
▸在14nm CMOS工艺中实现了高速PAM-4调制与双向信令的集成，兼顾了功耗与性能。
ISSCC 2021Session 11Wireline I/O28nm CMOS
该论文提出了一款采用28nm CMOS工艺的56Gb/s NRZ接收器，通过模拟域设计实现了仅50mW的功耗，相比传统方案功耗降低超过两倍。该接收器在信道损耗较大的情况下仍能保持低于10^-12的误码率，解决了高速率下功耗与性能的平衡问题。
▸采用全模拟域NRZ接收器架构，避免了ADC的高功耗开销，实现功耗降低超过两倍。
▸针对高损耗信道优化了接收器电路设计，在56Gb/s速率下达到BER<10^-12的同时仅消耗50mW。
ISSCC 2021Session 11Wireline I/O28nm CMOS
该论文提出一种集成了TIA、前馈均衡器和直接反馈判决反馈均衡器的100Gb/s PAM-4光接收机，采用28nm CMOS工艺，实现了-8.3dBm的灵敏度。解决了传统分立式BiCMOS TIA与ADC+DSP SerDes方案功耗高的问题，为数据中心的低成本高速光互连提供了集成解决方案。
▸在28nm CMOS工艺中首次完整集成了TIA、FFE和直接反馈DFE，实现了100Gb/s PAM-4光接收机的单片集成。
▸通过优化的电路架构实现了-8.3dBm的高灵敏度，同时降低了系统功耗。
ISSCC 2021Session 11Wireline I/O10nm FinFET
本文提出了一种用于224Gb/s有线通信的23.9-29.4GHz数字LC-PLL，采用耦合倍频器实现频率加倍，在10nm FinFET工艺下实现了低抖动和低功耗。解决了高速数据率下PLL时钟频率加倍带来的抖动和功耗挑战。
▸提出耦合倍频器结构，在不显著增加抖动和功耗的前提下将PLL输出频率从14GHz倍增至28GHz。
▸采用全数字LC-PLL架构，结合宽调谐范围（23.9-29.4GHz），适应不同数据速率需求。
ISSCC 2021Session 11Wireline I/O65nm
本文提出了一种基于注入锁定技术的多相时钟发生器，工作在7GHz，可产生8相时钟，并集成7位相位插值器，用于高速有线通信系统中的时钟恢复和相位调整。该设计在65nm工艺下实现了高精度和低噪声性能，解决了传统多相时钟发生器在频率和相位误差补偿方面的挑战。
▸采用多相位注入锁定技术，实现了低抖动、高精度的8相7GHz时钟生成。
▸集成了7位相位插值器，可对相位进行精细调整，提高时钟恢复的准确性。
ISSCC 2021Session 11Wireline I/O
该论文提出了一种用于die-to-die应用的单端NRZ短距离有线收发器，通过空间6/7b编码和单端信令实现了480Gb/s/mm的带宽密度和1.7pJ/b的能效，解决了高带宽密度和低功耗需求。
▸采用单端NRZ信令和空间6/7b编码，在保持低功耗的同时显著提高了带宽密度。
▸通过优化收发器架构和电路设计，实现了480Gb/s/mm的带宽密度和1.7pJ/b的能效。
ISSCC 2021Session 11Wireline I/O7nm CMOS
该论文提出了一款工作于26.5625至106.25Gb/s的极短距离(XSR)SerDes收发器，采用7nm CMOS工艺，实现了1.55pJ/b的高能效。解决了高密度交换ASIC中对高带宽、小面积和低功耗SerDes的需求。
▸支持从26.5625到106.25Gb/s的宽速率范围，覆盖多种数据速率标准。
▸通过电路架构和工艺优化，实现了1.55pJ/b的业界领先能效。
ISSCC 2021Session 11Wireline I/O7nm FinFET
本文提出了一款采用7nm FinFET工艺的112Gb/s极短距离（XSR）收发器，用于封装内通信，能效为1.7pJ/b。该设计解决了高带宽密度和低功耗需求，适用于数据中心和芯片间互连。
▸采用7nm FinFET工艺实现112Gb/s单通道数据率，同时保持1.7pJ/b的超低能耗。
▸针对封装内极短距离信道优化收发器架构，可能包括均衡和时钟恢复技术以克服信道损耗。
ISSCC 2020Session 6Wireline I/O40nm CMOS
该论文提出了一种采用7位DAC和8抽头FFE的100Gb/s NRZ发射机，在40nm CMOS工艺中实现，解决了超短距离互连中高输出摆幅和更好信噪比的需求。通过DAC架构实现高分辨率FFE系数，最终输出眼图幅度达73mV。
▸采用7位DAC结合8抽头FFE的架构，实现高分辨率系数调节，提升信号质量。
▸在40nm CMOS工艺中实现100Gb/s NRZ传输，兼顾高速与低功耗。
ISSCC 2020Session 6Wireline I/O
该论文针对硅中介层上HBM的高密度通道间串扰问题，提出了一种结合前馈均衡（FFE）的串扰消除方案，并采用3D交错通道布局，实现了8Gb/s/µm的高吞吐量。该方案有效提升了通道密度而不显著增加功耗。
▸提出将前馈均衡（FFE）与串扰消除技术相结合，在硅中介层上实现高密度通道间的干扰抑制。
▸采用3D交错通道布局，进一步减少相邻信道间的串扰，提高信道利用率。
ISSCC 2020Session 6Wireline I/O
本文针对高性能系统中多芯片封装间的单端链路提出了一种参考噪声补偿方案，解决了参考电压噪声引起的信号完整性下降问题，从而实现了可靠的高速数据传输。
▸提出了一种参考噪声补偿电路，通过跟踪和补偿参考电压上的噪声来改善接收器灵敏度。
▸采用单端架构减少了引脚数量，适用于封装到封装的高密度互联。
ISSCC 2020Session 6Wireline I/O40nm CMOS
该论文提出了一种基于机器学习启发的随机鉴频鉴相技术的参考less时钟数据恢复电路，实现了6.4至32Gb/s的宽范围操作和0.96pJ/b的低功耗，解决了传统频率检测技术中捕获范围、锁定时间和功耗之间的性能权衡问题。
▸提出了一种机器学习启发的随机鉴频鉴相技术，利用随机性进行频率检测，减少了硬件和功耗开销。
▸实现了连续速率参考less操作，覆盖6.4至32Gb/s的宽数据率范围，同时保持低功耗和高能效。
ISSCC 2020Session 6Wireline I/O10nm FinFET
该论文提出了一款采用10nm FinFET工艺的56Gb/s PAM-4有线收发器，通过基于MM-CDR的ADC时序偏移控制技术解决了高速ADC采样时钟偏差问题，并实现了7.7mW/Gb/s的低功耗设计。
▸提出基于MM-CDR（多模时钟数据恢复）的ADC时序偏移控制技术，有效补偿多通道ADC间的采样时钟偏差。
▸采用低功耗DSP架构和优化电路设计，在56Gb/s PAM-4传输下实现7.7mW/Gb/s的能效比。
ISSCC 2020Session 6Wireline I/O7nm FinFET
本文提出了一种基于DSP-DAC架构的10至112Gb/s高速发射机，采用7nm FinFET工艺，实现了1.2Vppd的输出摆幅，旨在满足下一代数据中心对超高带宽数据通信的需求。
▸采用DSP-DAC混合架构，支持从10Gb/s到112Gb/s的宽速率范围，提升了系统灵活性。
▸在7nm FinFET工艺中实现1.2Vppd高输出摆幅，同时保持低功耗和良好的信号完整性。
ISSCC 2020Session 6Wireline I/O7nm FinFET
该论文提出了一款基于DSP的112Gb/s PAM-4收发机，采用7nm FinFET工艺，功耗仅460mW，具备38dB的损耗补偿能力，旨在满足下一代数据中心51.2Tb/s交换机的需求。
▸采用低功耗DSP架构实现112Gb/s PAM-4高速率传输，功耗仅460mW
▸通过先进的均衡和时钟恢复技术实现38dB的通道损耗补偿
ISSCC 2020Session 6Wireline I/O
本文提出了一种112Gb/s PAM-4长距离有线收发器，采用36路时间交织SAR-ADC和基于反相器的接收模拟前端，解决了数据中心和通信应用中高速长距离传输的挑战。
▸采用36路时间交织SAR-ADC架构，实现了112Gb/s PAM-4信号的高精度模数转换。
▸基于反相器的接收模拟前端设计，降低了功耗并提高了线性度，支持长距离传输。
ISSCC 2020Session 12Wireline I/OSiGe BiCMOS
该论文提出了一种基于SiGe BiCMOS工艺的4-to-1模拟时间交织器，实现了100GS/s的采样率，功耗为700mW。解决了CMOS DAC在采样率和带宽上的限制，通过主动组合多个DAC来提升性能。
▸采用4-to-1模拟时间交织架构，有效提升采样率至100GS/s
▸基于SiGe BiCMOS工艺实现，兼顾高速与低功耗
ISSCC 2020Session 12Wireline I/O65nm CMOS
本文提出了一种用于超过400Gb/s相干光通信的线性驱动IC，采用堆叠电流复用架构在65nm CMOS工艺中实现48GHz带宽和225mW/ch功耗，解决了高符号率（>64GBaud）和高阶调制（>16-QAM）下对宽带驱动器的需求。
▸采用堆叠电流复用架构，在65nm CMOS中同时实现了高带宽（48GHz）和低功耗（225mW/ch）。
▸针对相干光通信系统，设计了线性驱动电路以满足高阶调制格式的线性度要求。
ISSCC 2020Session 12Wireline I/OBiCMOS
本文介绍了一款采用BiCMOS工艺的4通道200Gb/s PAM-4光收发器，集成了硅光子前端，旨在满足数据中心对高网络容量的需求。该设计通过单片集成电光IC降低了离散收发器的成本和功耗。
▸首次实现4通道200Gb/s PAM-4 BiCMOS收发器与硅光子前端单片集成，适用于千兆以太网应用。
▸采用BiCMOS工艺优化了高速模拟电路与光子器件的协同设计，提高了信号完整性。
ISSCC 2020Session 12Wireline I/O
该论文提出了一种基于微环调制器的3D集成硅光子发射机，实现了112Gb/s PAM-4传输，并通过集成非线性均衡解决了微环调制器带宽与相效率的权衡问题。
▸采用3D集成技术将硅光子芯片与CMOS电子芯片堆叠，减少寄生效应，提高带宽和能效。
▸在发射机中集成非线性均衡电路，补偿微环调制器的非线性失真，实现高速度PAM-4信号传输。
ISSCC 2019Session 6Wireline I/O28nm CMOS
该论文提出了一种36Gb/s自适应波特率时钟数据恢复（CDR）电路，集成了连续时间线性均衡器（CTLE）和1抽头判决反馈均衡器（DFE），采用28nm CMOS工艺。针对高速串行链路，实现了低功耗和自适应均衡，解决了数据速率提升带来的时钟恢复和信号完整性挑战。
▸提出基于模式的波特率鉴相器，降低功耗的同时实现自适应时钟恢复
▸集成CTLE和1-tap DFE，在36Gb/s速率下提供信道均衡，改善眼图
ISSCC 2019Session 6Wireline I/O40nm CMOS
该论文提出了一种在40nm CMOS工艺下实现的112Gb/s PAM-4电压模式发射机，通过两步前馈均衡（FFE）和自动相位对齐技术，有效提升了输出带宽并降低了功耗。在28GHz下5.5dB信道损耗时实现了高质量眼图，能效为3.89pJ/b。
▸提出4抽头两步FFE技术，通过分步均衡实现高符号率下的带宽提升和功耗优化
▸引入自动相位对齐技术，无需额外校准即可精确对齐多路数据相位，提高信号完整性
ISSCC 2019Session 6Wireline I/O14nm CMOS
本文提出一个采用14nm CMOS工艺的128Gb/s PAM-4发射机，实现1.3pJ/b的能效，并集成可重构3-tap前馈均衡器（FFE），以解决PAM-4信号对高带宽和大输出幅度的要求。
▸采用可重构3-tap FFE，实现灵活的均衡能力，提高PAM-4信号的传输质量
▸在14nm CMOS工艺下实现128Gb/s PAM-4发射机，达到1.3pJ/b的低功耗性能
ISSCC 2019Session 6Wireline I/O16nm FinFET
该论文设计了一款基于16nm FinFET工艺的400Gb/s PAM-4收发器，用于短距离光直接检测应用。解决了高数据速率光互连中的带宽和功耗挑战。
▸采用PAM-4调制实现400Gb/s单波长传输速率
▸在16nm FinFET工艺下集成收发器，提升能效
ISSCC 2019Session 6Wireline I/O7nm FinFET
该论文提出了一种基于DSP的56Gb/s收发器，采用7nm FinFET工艺，功耗仅180mW，旨在满足数据中心交换机对高密度IO的需求，解决了高速数据传输中的功耗和面积限制问题。
▸采用先进的7nm FinFET工艺实现低功耗高速收发器
▸基于DSP的架构有效提升信号完整性并降低功耗
ISSCC 2019Session 6Wireline I/O7nm FinFET
本文提出了一款基于ADC/DAC的收发器，支持1至56Gb/s连续速率PAM-4调制，在7nm FinFET工艺下实现低于250mW功耗和42.5dB插入损耗补偿。解决了高速有线通信中带宽增长与功耗控制的矛盾。
▸首次实现全速率范围内连续可调（1-56Gb/s）的PAM-4收发器，无需外部时钟切换。
▸通过ADC/DAC架构与数字补偿技术，在7nm工艺下达到42.5dB高插入损耗下仍保持低功耗（<250mW）。
ISSCC 2019Session 6Wireline I/O7nm CMOS
该论文提出了一款采用7nm CMOS工艺的60Gb/s PAM-4 ADC-DSP收发器，通过基于信噪比的自适应功率缩放技术，在32dB信道损耗下实现了6.9pJ/b的能效，解决了高速PAM-4信号传输中功耗效率与性能平衡的问题。
▸采用基于SNR的自适应功率缩放技术，根据信道条件动态调整功耗，显著提升能效。
▸在7nm CMOS工艺下实现了60Gb/s PAM-4 ADC-DSP收发器，达到6.9pJ/b的业界领先能效。
ISSCC 2019Session 6Wireline I/O
A 100Gb/s 1.1pJ/b PAM-4 RX with Dual-Mode 1-Tap PAM4 / 3-Tap NRZ Speculative DFE in 14nm CMOS FinFET
wireline communications has led to emerging standards in the 100Gb/s+ range using PAM-4 signaling. ADC-based receivers have demonstrated robust operation over channels with high losses (>20dB) [1], bu
ISSCC 2019Session 30Wireline I/O
该论文提出了一种基于环形VCO的注入锁定时钟倍频器，通过背景三重校准技术解决了PVT变化导致的抖动性能退化问题，实现了140fsrms的抖动和-72dBc的参考杂散。
▸提出了一种背景三重校准技术，连续调整VCO的自由振荡频率以接近目标频率，从而在PVT变化下保持超低抖动。
▸采用环形VCO实现了低抖动和高频信号生成，同时避免了LC振荡器的大面积和高功耗。
ISSCC 2019Session 30Wireline I/O
提出一种0.65V低供电电压的子采样锁相环（SSPLL），通过采用高电平增强反相器（HBINV）提升SSPD的导通电压，解决了传统SSPD在低电压下性能退化的问题。实现了56.4fsrms的积分抖动和-256.4dB的品质因数（FoM）。
▸采用高电平增强反相器（HBINV）将门控电压提升至约1V，显著降低了低电压下M1/M2的导通电阻，避免了采样信号的衰减。
▸基于子采样锁相环架构，在0.65V超低电源电压下实现了12至16GHz的宽频带范围和极低的抖动性能。
ISSCC 2019Session 30Wireline I/O
该论文提出了一种用于28/56/112Gb/s Serdes应用的8位注入锁定相位旋转器，通过动态多相注入技术解决了高速串行链路中时钟分配功耗大的问题，实现了低功耗、高精度的多相时钟生成。
▸提出动态多相注入技术，通过调整注入相位和强度实现高精度相位旋转，避免了传统相位插值器的功耗和线性度问题。
▸采用注入锁定环形振荡器（ILRO）结构，结合8位数字控制，实现了宽频率范围（7GHz）和低抖动性能。
ISSCC 2019Session 30Wireline I/O
本文提出一种用于硅光子相干通信的驱动器，实现了6V摆幅、3.6% THD和超过40GHz带宽，通过4.5倍带宽扩展技术，支持272Gb/s双偏振16-QAM调制。解决了传统LiNbO3调制器和III-V驱动器体积大、不适合高容量数据中心的问题。
▸采用带宽扩展技术实现4.5倍带宽提升，同时保持高线性度（3.6% THD）和大摆幅（6V）。
▸在硅光子平台上集成高性能驱动器，替代传统的LiNbO3和III-V方案，实现紧凑、高容量的相干光发射机。
ISSCC 2019Session 30Wireline I/O
本文提出一种56Gb/s PAM-4线缆接收器，采用增强模式利用CDR和遗传自适应算法，在模拟混合信号架构下实现低功耗。相比传统ADC-DSP或DFE接收器，该设计通过优化时钟恢复和均衡自适应，达到1.41pJ/b的能效。
▸提出增强模式利用CDR技术，提高PAM-4信号时钟恢复的效率和鲁棒性。
▸引入遗传自适应算法用于均衡器系数优化，降低功耗并提升性能。