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Wireline I/O

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Wireline I/O

300 篇

子分类 Subcategories
Equalizer
97 篇
High-Speed Link
31 篇
Optical I/O
31 篇
SerDes
15 篇
ISSCC 2026Session 8Wireline I/O
A 0.292pJ/b 56Gb/s/wire Capacitively Driven Simultaneous Bidirectional Transceiver with PVT/Mismatch Tracking for XSR and D2D Interfaces in 28nm CMOS
Kahyun Kim, Yoona Lee, Daehoon Na, Ha-Jung Park, Jeongeun Song, Woo-Seok Choi
提出一种0.292pJ/b 56Gb/s/wire的单端电容驱动同时双向收发器，利用电容驱动降低功耗和自干扰，并采用AC/DC复制和PVT/失配跟踪实现PVT鲁棒性，无需额外硬件。该收发器在宽电压、温度及信道损耗范围内保持BER<1e-12，适用于极短距离（XSR）和芯片间（D2D）互连。
▸采用电容驱动同时双向（CD-SBD）架构，在单端信号下实现低功耗和低自干扰。
▸提出AC/DC复制和PVT/失配跟踪技术，无需额外硬件即可实现工艺、电压、温度变化的鲁棒性。
Seoul National University, Seoul, Korea 0.292pJ/b, 56Gb/s/wire, BER<1e-12
ISSCC 2026Session 8Wireline I/O28nm CMOS
A 112Gb/s PAM-4 SBD Transceiver with Mismatch-Compensated 2×VDD Hybrid and Two-Step Echo Canceller in 28nm CMOS
Huanfa Sun, Shangjie Wei, Yu Su, Chenyao Cao, Yujie Zeng, Yukun He, Zhouchi Duan, Guohe Zhang, Xiaoyan Gui
本文提出了一种112Gb/s PAM-4同时双向收发器，采用2×VDD堆叠驱动混合器恢复信号摆幅，并通过联合延迟和压摆率匹配消除动态毛刺，配合两步回波消除器抑制反射，解决了高速SBD传输中的信号完整性问题。在28nm CMOS工艺下实现BER<1E-10和1.73pJ/b能效。
▸采用2×VDD堆叠驱动器的混合器，在低电压下恢复PAM-4信号摆幅
▸联合延迟与压摆率匹配方案，消除高速SBD中的动态毛刺
Xi’an JiaoTong University, Xi’an, China
ISSCC 2026Session 8Wireline I/O5nm FinFET
A 280mW 112Gb/s PAM-4/NRZ Transceiver for Low-Power IOs in 5nm FinFET Technology
Ullas Singh1, Kumar Thasari1, Nitin Nidhi1, Arvindh Iyer1, Saurabh Surana1, Batu Dayanik1, Yuanfang Li1, Mohammadamin To
本文设计了一款超低功耗、紧凑型112Gb/s PAM-4收发器，采用5nm FinFET工艺，集成了四分之一速率RX（含3抽头FFE和11抽头DFE均衡）和半速率TX（7b SST DAC驱动器），可补偿高达35dB信道损耗，在112Gb/s下实现BER<1E-6，功耗仅280mW。
▸采用四分之一速率RX架构和半速率TX架构，在保持高速率的同时显著降低功耗。
▸集成3抽头FFE和11抽头DFE均衡，有效补偿高达35dB信道损耗，实现低误码率。
112Gb/s, 280mW, BER<1E-6, 35dB信道损耗补偿
ISSCC 2026Session 8Wireline I/O28nm CMOS
A 112Gb/s 0.76pJ/b Reference-less Mixed-Signal PAM-4 CDR in 28nm CMOS
Zhaoyu Zhang*1,2, Yiqing Xu*1,2, Jian Liu1,2, Nanjian Wu1,2, Zhao Zhang1,2, Liyuan Liu1,2
本文提出了一种112Gb/s的混合信号无参考PAM-4时钟数据恢复电路，采用对称线性鉴相器和bang-bang鉴频鉴相器的混合架构，结合频率捕获控制器和DCC-PEC-merged MPCG，解决了超过100Gb/s数据率下无参考PAM-4 CDR的设计难题。在28nm CMOS工艺中实现了0.76pJ/b的能效和0.11UIPP的抖动容限。
▸提出对称线性鉴相器与bang-bang鉴频鉴相器结合的混合架构，实现快速频率捕获和低抖动恢复。
▸设计DCC-PEC-merged MPCG，将占空比校正、相位误差补偿与多相位时钟生成集成，提升时钟质量。
Institute of Semiconductors, Chinese Academy of Sciences, Be 112Gb/s, 0.76pJ/b, 0.11UIPP jitter tolerance @ BER<10^-12
ISSCC 2026Session 8Wireline I/O28nm CMOS
A 112Gb/s/wire Single-Ended Simultaneous Bi-Directional Transceiver with Dynamic Equalizer for Die-to-Die Interface in 28nm CMOS
Zhiwen Huang*1, Zhifei Wang*1, Bingyi Ye2, Tianchen Ye1, Dunshan Yu1, Wei Wang1,3, Weixin Gai1,3
本文提出了一种8通道112Gb/s/wire单端同时双向收发器，采用动态均衡器解耦双向信号并补偿插入损耗和串扰，在28nm CMOS工艺下实现BER<10^-14和1.01pJ/b的能效，满足AI应用中die-to-die接口对高边缘密度和低误码率的需求。
▸提出单端同时双向（SBD）架构，实现每线112Gb/s的数据速率，突破传统双向传输的带宽限制。
▸设计动态均衡器，能够同时解耦双向信号并补偿通道插入损耗和串扰，无需屏蔽层即可在3mm片上通道工作。
Peking University, Beijing, China, 2East China Normal Univer 112Gb/s/wire, BER<10^-14, 1.01pJ/b
ISSCC 2026Session 8Wireline I/O3nm
A 0.23pJ/b 24Gb/s Modular D2D Interface With Zero Wake Penalty Clock Gating in 3nm
Ravi Shivnaraine1, Charles Boecker1, Eric Groen1, Simon Li1, Ping Lu1, Socrates Vamvakos1, Roxanne Vu1, Chris Hanke1, Sh
本文提出一款在3nm工艺下实现的24Gb/s芯片间（D2D）接口，通过零唤醒惩罚时钟门控技术实现了0.23pJ/b的模拟PHY功耗，并支持模块化设计。该接口在20Gb/s下能效达到0.17pJ/b，端到端平均延迟4.2ns，误码率低于1e-18，解决了高性能D2D链路的能效与快速唤醒难题。
▸提出零唤醒惩罚时钟门控技术，使接口在低功耗待机与快速唤醒间无额外延迟开销，显著提升能效。
▸采用模块化架构，支持大规模多通道（1680条）扩展，并在3nm工艺下实现极低功耗（0.23pJ/b）和低延迟（4.2ns）。
ISSCC 2026Session 8Wireline I/O3nm
A 32Gb/s 12.35Tb/s/mm2 0.36pJ/b UCIe-Like Die-to-Die Interface Featuring Edge-Triggered Transceivers in 3nm with Active LSI Packaging
Wei-Chih Chen1, Mu-Shan Lin1, Chien-Chun Tsai1, Shenggao Li2, Wei-Shuo Lin1, Yu-Jie Huang1, Nai-Chen Cheng1, Yu-Chi Chen
本文提出了一种边缘触发收发器（ETT），并集成在主动本地硅互连（aLSI）中，实现了类似UCIe的芯片间互连。该设计在3nm工艺下达到了32Gb/s的数据速率，同时实现了0.36pJ/b的能效和12.35Tb/s/mm²的面积效率，有效解决了高带宽密度和低功耗的芯片互连挑战。
▸提出边缘触发收发器（ETT）结构，替代传统源同步或时钟转发方案，显著降低功耗并实现更紧凑的收发器设计。
▸将ETT集成在主动本地硅互连（aLSI）中，支持高密度Die-to-Die互连，优化了面积效率和能量效率。
ISSCC 2026Session 8Wireline I/O
A 1.59pJ/b 112Gb/s PAM-4 and 1.06pJ/b 168Gb/s PAM-8 Resistor-Less 7-Bit SST DAC-Based Transmitter with 8-Tap FFE in 28nm CMOS
Yao-Hung Tsai, Ming-Han Chuang, Shen-Iuan Liu
本文提出一种无电阻的7位SST DAC发射机，集成8抽头前馈均衡器（FFE）和三种类型分段，实现了低寄生电容、紧凑面积和工艺可扩展性。为减少4:1复用器输出的码间干扰抖动，提出双反馈均衡器，在28nm CMOS工艺下支持112Gb/s PAM-4和168Gb/s PAM-8速率，能量效率分别为1.59pJ/b和1.06pJ/b。
▸采用无电阻SST DAC架构，消除大电阻带来的寄生和面积开销，提升高速性能。
▸提出三种类型分段设计（如主段、子段等），优化线性度和功耗。
National Taiwan University, Taipei, Taiwan
ISSCC 2026Session 8Wireline I/O65nm CMOS
A 180-to-240Gb/s Analog-Intensive PAM-4 Transmitter with 0.70pJ/b Analog Power Efficiency in 65nm CMOS
Ziyi Lin, Haikun Jia, Wei Deng, Shitu He, Chang Liu, Zhihua Wang, Baoyong Chi
该论文提出一款180-240Gb/s模拟密集型PAM-4发射机，采用三级级联2-to-1模拟MUX降低复杂度和寄生电容，通过可重构4-tap FFE、电流注入和双T-coil技术提升输出摆幅与带宽，实现了0.70pJ/b的模拟能效。
▸采用三级级联2-to-1模拟MUX，显著降低内部高速节点和输出节点的寄生电容，简化电路复杂度。
▸结合可重构4-tap FFE与电流注入技术，有效提升PAM-4输出摆幅。
Tsinghua University, Beijing, China 0.70pJ/b @ 240Gb/s
ISSCC 2026Session 8Wireline I/O
A 48Gb/s/lane 1.24Tb/s/mm UCIe-Compliant Die-to-Die Link Over 30mm Standard Package
Susnata Mondal*1, Sashank Krishnamurthy*1, Shuhei Yamada1, Zhaokai Liu2, Junyi Qiu1, Soumya Bose3, Zuoguo Wu2, Gerald Pa
该论文提出了一种符合UCIe-S标准的die-to-die物理层，在16通道上实现48Gb/s/lane速率，在30mm有机封装上达到1.24Tb/s/mm的岸线带宽密度和1.2pJ/b能效。通过阻抗不变TX CTLE、高摆幅N/N驱动器、紧凑谐振时钟、改进的双尾锁存器等电路创新，相比先前UCIe-S实现了3倍数据率和2.8倍带宽密度提升。
▸阻抗不变的发射机连续时间线性均衡器（TX CTLE），在保持阻抗匹配的同时实现均衡。
▸高摆幅N/N驱动器，提高了输出电压摆幅并降低功耗。
Intel, Hillsboro, OR, 2Intel, Santa Clara, CA, 3University o 48Gb/s/lane, 1.24Tb/s/mm BW density, 1.2pJ/b
ISSCC 2026Session 23Wireline I/OSiGe BiCMOS
A 112Gb/s NRZ Heterodyne Detection 23ns Settled Burst-Mode RX with CD Suppression and Envelope Demodulation for 100G PON
Cheng Wang, Ye Gu, Gertjan Coudyzer, Shengpu Niu, Jing Zhang, Xin Yin
本文提出了一种基于强度调制异质探测的突发模式接收机，采用单边带正交中频生成和包络检测技术增强基带信号完整性和色散容限，并通过预/后解调器环路分离实现并行自动增益控制和自动偏移控制。该接收机在SiGe BiCMOS前端与硅光子PIC共集成，实现了112Gb/s NRZ速率、25.8dBm OMA灵敏度（背靠背）、23ns建立时间，以及在20km标准单模光纤上支持1290/1329nm双波长工作。
▸提出基于异质探测的强度调制方案，结合单边带正交中频生成与包络解调，有效抑制色散并提升信号完整性。
▸采用预/后解调器环路分离架构，实现突发模式下的并行AGC和AOC，显著缩短建立时间（23ns）。
imec - Ghent University, Ghent, Belgium 112Gb/s NRZ，-25.8dBm OMA (B2B)，23ns建立时间，-23.7/-22.9dBm OMA over 20km SMF (1290/1329nm)
ISSCC 2026Session 23Wireline I/O45nm CMOS-SOI
A 212Gb/s/λ 0.91pJ/b Direct-Drive O-Band Monolithic Coherent Transmitter Based on Carrier-Injection-Mode Mach-Zehnder Modulator
Antroy Roy Chowdhury1, Wahid Rahman1, Ahmed ElShater2, Tamer Ali2, Vladimir Stojanovic1,3
本文提出了一种基于载流子注入模式马赫-曾德尔调制器（PIN-MZM）的O波段直接驱动相干光发射机，采用45nm CMOS-SOI工艺实现了0.4mm的紧凑单片集成。通过多级线性驱动器、并联峰化、无源均衡和发送前馈均衡（TX-FIR），该发射机在106Gb/s PAM-4强度调制直接检测（IMDD）和212Gb/s QAM16相干信号传输中分别达到0.91pJ/b的能效，并相比传统反向偏置行波MZM降低了2.76倍的激光器功耗和5倍的面积。
▸采用前向偏置PIN-MZM实现紧凑0.4mm的单片集成，显著减小芯片面积。
▸直接驱动架构结合多级线性驱动器和均衡技术，在45nm CMOS-SOI工艺下实现212Gb/s/λ的相干传输且功耗仅0.91pJ/b。
University of California, Berkeley, CA, 2MediaTek, Irvine, C
ISSCC 2026Session 23Wireline I/O7nm FinFET
A 6.4Tb/s 4.2pJ/b Co-Packaged Optics ASIC with Direct-Drive Integrated TIA and Retimed Segmented Mach-Zehnder Modulator Driver in 7nm FinFET
Mahdi Kashmiri, Ajay Yadav, Jin Namkoong, Behrooz Nakhkoob, Tony Kao, Shen Shen, Vaibhav Pandey, Kuan-Chang Chen, Jinho
本文提出了一款6.4Tb/s的共封装光学ASIC，集成了64路直接驱动TIA和64路重定时分段马赫-曾德尔调制器驱动器，采用7nm FinFET工艺，实现了4.2pJ/b的能效，解决了AI集群中高带宽光互连的功耗和密度问题。
▸首次在7nm FinFET中集成64路直接驱动TIA和64路重定时分段MZM驱动器，实现高密度共封装光学方案。
▸通过3D封装将ASIC与光子集成电路（PIC）集成，在106.25Gb/s PAM-4下实现-11dBm灵敏度和1E-9误码率底限。
Shayan Kazemkhani, Sang Young Kim, Simar Maangat, Bo Nguyen, 6.4Tb/s总带宽，4.2pJ/b能效，106.25Gb/s PAM-4 TIA灵敏度<-11dBm，BER<1E-9，TDEQ=1.48dB，ER=4.57dB
ISSCC 2026Session 23Wireline I/O45nm CMOS SOI
A 2×500Gb/s Monolithic Silicon-Photonic DWDM PAM-4 Transceiver in 45nm CMOS SOI
Ziang Xu*, Yalong Lin*, Jinxuan Jin*, Zhenkai Ye*, Dacheng Xu, Aolin Xu, Chaodi Sheng, Binwen Hong, Xiaojun Bi
本文提出一种采用45nm CMOS SOI工艺的单片集成2×5λ DWDM微环收发器，实现2×500Gb/s总速率（每通道100Gb/s PAM-4）。通过低噪声TIA、高速MRM驱动器和PWM波长锁定电路等电光协同设计，在环回测试中达到低于2.5pJ/b的能效，解决了AI/ML应用对高带宽、低功耗光互连的需求。
▸单片集成2×5λ DWDM微环收发器，实现每通道100Gb/s PAM-4传输。
▸采用Q-tamed连续时间线性均衡器的低噪声TIA和高速MRM驱动器，提升信号质量。
Huazhong University of Science and Technology, Wuhan, China 2×500Gb/s (5λ × 100Gb/s PAM-4), <2.5pJ/b
ISSCC 2026Session 23Wireline I/O5nm FinFET
A 2-Channel 800Gb/s Transceiver for Coherent-Lite Applications with <300ns Latency in 5nm FinFET
Marco Sosio1, Claudio Nani1, Enrico Monaco1, Nicola Ghittori1, Domenico Albano1, Alessio Di Pasquo1, Alessandro Bosi1, T
本文提出了一款适用于2-20km距离相干光通信的2通道800Gb/s全收发器，采用5nm FinFET工艺实现了<300ns的超低延迟。该设计解决了下一代数据中心互连中对高速、低延迟光收发器的需求。
▸首次在5nm FinFET工艺上实现2通道800Gb/s相干光收发器，支持2-20km距离。
▸通过电路和架构优化，将端到端延迟控制在300ns以内，满足低延迟应用要求。
2通道总速率800Gb/s，延迟<300ns，距离2-20km
ISSCC 2026Session 23Wireline I/O7nm EIC / 65nm PIC
A 32Gb/s/λ 256Gb/s/Fiber Half-Rate Bandpass-Filtered Clock-Forwarding DWDM Optical Link in a 3D-Stacked 7nm EIC/65nm PIC Technology
Sanquan Song1, Nandish Mehta1, Nikola Nedovic1, Angad Rekhi1, Georgios Kalogerakis1, Li Xu1, Brian Zimmer1, Stephen G. T
本文提出了一种32Gb/s/λ的密集波分复用带通滤波时钟前向光链路，采用9个200GHz间距的波长（8个数据，1个时钟），通过3D堆叠7nm电子IC和65nm硅光子IC实现，总吞吐量256Gb/s/光纤，能效2.78pJ/b，面积效率1.33Tbps/mm²。解决了高带宽密度和低功耗光互连的挑战。
▸提出半速率带通滤波时钟前向架构，减少时钟抖动并优化功耗。
▸采用3D堆叠技术将7nm电子IC与65nm硅光子IC集成，实现高面积效率。
ISSCC 2025Session 7Wireline I/O
A 60Gb/s NRZ Burst-Mode CDR with Cross-Injection Locking and Flash Phase Detector Achieving 0.13ns Reconfiguration Time in 28nm CMOS
Shangjie Wei, Renjie Tang, Chenyao Cao, Yu Su, Kanan Wang, Zhengyang Ye,
本文提出一种用于光子交换网络的60Gb/s NRZ突发模式时钟数据恢复电路，采用交叉注入锁定和闪存相位检测器技术，实现了0.13ns的超快重配置时间，解决了现有BM-CDR重配置时间慢的问题。
▸采用交叉注入锁定技术实现快速频率锁定，避免了传统锁相环的慢速锁定过程。
▸提出闪存相位检测器，能够在极短时间内捕获相位信息，支持突发模式下快速数据恢复。
Huanfa Sun, Kun Fu, Xiaoyan Gui Xi’an JiaoTong University, X 60Gb/s NRZ, 0.13ns reconfiguration time
ISSCC 2025Session 7Wireline I/O
A Reference-less CDR Using SAR-Based Frequency-Acquisition Technique Achieving 55ns Constant Band-Searching Time and up to 63.64Gb/s/µs Acquisition Speed
Xiaoteng Zhao, Yuhao Zhang, Hao Chang, Yilong Dong, Chenxi Han, Zekai Yang,
本文提出了一种无参考时钟的时钟数据恢复电路，采用逐次逼近寄存器（SAR）频率获取技术，实现了55ns的恒定频带搜索时间。该技术针对需要动态数据流量管理和快速唤醒的应用场景，解决了传统参考less CDR频率获取速度慢的问题。
▸提出基于SAR的频率获取技术，无需外部参考时钟，简化了系统复杂度。
▸实现了55ns的恒定频带搜索时间，显著提升了CDR在动态数据流量管理中的链路建立速度。
Zhicheng Dong, Rong Zhou, Shubin Liu, Zhangming Zhu Xidian U
ISSCC 2025Session 7Wireline I/O28nm CMOS
A 2.06pJ/b 106.25Gb/s PAM-4 Receiver with 3-Tap FFE and 1-Tap Speculative DFE in 28nm CMOS
Yen-Po Lin, Yun-Cheng Jao, Wu-Hung Hsieh, Pen-Jui Peng
本文提出一种28nm CMOS工艺下实现106.25Gb/s PAM-4信号的混合信号接收机，采用3抽头FFE和1抽头推测DFE，通过1+0.5D脉冲整形技术减少切片器数量并缓解时序约束，达到2.06pJ/b的能效。该设计解决了ADC型接收机在较大节点下功耗较高的问题，满足数据中心对高带宽低功耗串行链路的需求。
▸利用1+0.5D脉冲整形实现PAM-4信号的推测DFE，减少所需切片器数量，降低功耗。
▸结合3抽头前馈均衡器和1抽头推测判决反馈均衡器，在28nm CMOS下实现106.25Gb/s数据率与2.06pJ/b能效。
National Tsing Hua University, Hsinchu, Taiwan 2.06pJ/b @ 106.25Gb/s
ISSCC 2025Session 7Wireline I/O5nm FinFET
A 353mW 112Gb/s Discrete Multitone Wireline Receiver Datapath with Time-Based ADC in 5nm FinFET
Jaewon Lee1,2, Pier-Andrea Francese2, Matthias Brändli2, Thomas Morf2,
本文提出了一种基于时间域ADC的离散多音（DMT）线缆接收器数据通路，在5nm FinFET工艺下实现了112Gb/s的数据率和353mW的功耗，解决了高速有线互连中ADC接收器功耗高的问题。
▸采用时间域ADC替代传统电压域ADC，降低功耗并提高能效。
▸使用离散多音（DMT）调制技术，提高频谱效率并简化均衡。
Marcel Kossel2, Seoyoung Jang1, Gain Kim1 Daegu Gyeongbuk In
ISSCC 2025Session 7Wireline I/O4nm FinFET
A 112Gb/s DSP-Based PAM-4 Receiver with an LC-Resonator-Based CTLE for >52dB Loss Compensation in 4nm FinFET the CTLE_HF equivalent CM circuit in Fig. 7.4.3, the inductor coupling factor k can push the CM resonance frequency much higher than the cut-off frequency of the next stage’s SCC. Since the RLC network’s low-frequency impedance is small, which is given as a sum of the inductor ESR and a CM termination, the CTLE CM gain can be kept low over all frequency range.
Henry Park*1, Qaiser Nehal*1, Miguel Gandara1, Atharav Atharav1, Joonyeong Lee1, Another potential source of a ringing r
本文提出一种采用基于LC谐振器的连续时间线性均衡器（CTLE）和模拟数据路径延迟降低技术的DSP型112Gb/s PAM-4接收器，在4nm FinFET工艺下实现了超过52dB的损耗补偿，适用于长距离高速互连如以太网、光通信和PCIe 7.0等场景。
▸提出基于LC谐振器的CTLE架构，有效提升高频补偿能力并降低功耗。
▸引入模拟数据路径延迟降低技术，优化信号传输时序，实现更高能效。
Jengfeng Li2, Tamer Ali1 MediaTek, Irvine, CA 2 MediaTek, Hs
ISSCC 2025Session 7Wireline I/O12nm CMOS
A 1.11pJ/b 224Gb/s XSR Receiver with Slice-Based CTLE and PI-Based Clock Generator in 12nm CMOS
Bingyi Ye1,2, Tianchen Ye1, Tianyuan Zhong1, Zhiwen Huang1, Lei Shen1,
本文提出了一种在12nm CMOS工艺下实现的224Gb/s超短距接收机，采用基于分片的连续时间线性均衡器和基于相位插值的时钟发生器，解决了在高数据率下CTLE带宽和采样频率的挑战，实现了1.11pJ/b的能效。
▸提出基于分片的CTLE架构，通过多个子均衡器并行工作，降低了对单个均衡器带宽的要求，从而在低功耗下实现高数据率均衡。
▸采用基于相位插值的时钟发生器，支持四分之一速率采样，有效降低了时钟频率和功耗，同时保证了高速采样性能。
Boyang Zhang1, Dunshan Yu1, Yandong He1, Weixin Gai1,3 Pekin 1.11pJ/b @ 224Gb/s
ISSCC 2025Session 7Wireline I/O5nm FinFET
A 2.2pJ/b 212.5Gb/s PAM-4 Transceiver with >46dB Reach in 5nm FinFET
A. Mostafa1, A. Hassan1, A. Hsu2, A.K. Singh3, C.-H. Wu4, C.-R. Yang1,
本文提出了一款基于5nm FinFET工艺的212.5Gb/s PAM-4收发器，实现了2.2pJ/b的能效和超过46dB的信道损耗补偿能力，解决了超高速有线通信中的功耗与信号完整性难题。
▸采用先进的PAM-4调制与均衡技术，在212.5Gb/s速率下实现>46dB的链路预算。
▸通过5nm FinFET工艺优化电路设计，达到2.2pJ/b的超低功耗。
212.5Gb/s PAM-4, 2.2pJ/b, >46dB reach
ISSCC 2025Session 7Wireline I/O28nm CMOS
An 8-to-28GHz 8-Phase Clock Generator Using Dual-Feedback Ring Oscillator in 28nm CMOS
Yechen Tian, Junjie Gu, Weitao He, Shuai Liu, Hao Xu, Na Yan
该论文提出了一种8至28GHz的8相时钟发生器，采用双反馈环形振荡器结构，旨在解决传统PLL分频方法在高频CMOS工艺中难以生成多路低抖动时钟的问题。该设计在28nm CMOS工艺中实现了宽频率范围和低相位误差。
▸提出双反馈环形振荡器架构，通过两个反馈环路优化相位噪声和频率调节范围。
▸在28nm CMOS工艺中实现了8至28GHz的宽频率覆盖，同时保持8相输出的低相位误差。
Fudan University, Shanghai, China
ISSCC 2025Session 7Wireline I/O4nm FinFET
A 212.5Gb/s DSP-Based PAM-4 Transceiver with 50dB Loss Compensation for Large AI System Interconnects in 4nm FinFET
E-Hung Chen*1, Henry Park*2, Mohammed Abdullatif*2, Miguel Gandara2,
本文提出了一款基于DSP的212.5Gb/s PAM-4收发器，采用4nm FinFET工艺，针对大型AI系统互连中的高损耗信道实现了50dB的损耗补偿，解决了AI/HPC场景下芯片间数据传输的带宽瓶颈问题。
▸实现了212.5Gb/s的超高数据率PAM-4收发，满足AI系统对极高带宽的需求。
▸通过先进DSP技术达到50dB的损耗补偿能力，突破了传统互连的距离和损耗限制。
212.5Gb/s data rate, 50dB loss compensation
ISSCC 2024Session 7Wireline I/O65nm CMOS
An 8b 6-12GHz 0.18mW/GHz DC Modulated Ramp-Based Phase Interpolator in 65nm CMOS Process receiving injections. Further, the quadrature outputs from the 4-phase signals from the RO are edge-combined using an XOR gate to produce differential outputs with twice the RO frequency as shown in Fig. 7.9.2.
Soumen Mohapatra, Emad Afshar, Zhiyuan Zhou, Deukhyoun Heo, Figure 7.9.3 shows a detailed circuit diagram of the ramp ge
本文提出了一种在65nm CMOS工艺下实现的8位6-12GHz DC调制斜坡式相位插值器，功耗为0.18mW/GHz。通过使用差分输入时钟生成电容电流产生斜坡信号，并采用内部复制偏置环路稳定DC电平，同时结合带开关电容负载的V-to-I电路跟踪PVT变化，解决了斜坡线性度和工艺鲁棒性问题。
▸提出DC调制斜坡技术，通过内部复制偏置环路精确控制斜坡信号的DC电平，提高线性度。
▸采用带开关电容负载的V-to-I电路生成偏置电流，使积分电流跟踪工艺、电压、温度（PVT）变化，确保斜坡线性度。
ISSCC 2024Session 7Wireline I/O
A 69.3fs Ring-Based Sampling-PLL Achieving 6.8GHz-14GHz and -54.4dBc Spurs Under 50mV Supply Noise
Mahmoud A. Khalil, Mohamed Badr Younis, Ruhao Xia,
本文提出了一种基于环形振荡器的采样锁相环（PLL），用于高速串行链路中的低抖动多相时钟生成。该PLL在6.8-14GHz频率范围内实现了69.3fs的集成抖动，并在50mV电源噪声下保持-54.4dBc的杂散性能，解决了高频多相时钟生成中的低抖动难题。
▸采用环形振荡器与采样技术结合，实现了超低抖动（69.3fs）的时钟生成，突破了传统环形PLL的噪声限制。
▸通过创新的电源噪声抑制技术，在50mV电源噪声下仍能保持-54.4dBc的低杂散，增强了鲁棒性。
69.3fs rms jitter, 6.8-14GHz, -54.4dBc spurs under 50mV supply noise
ISSCC 2024Session 7Wireline I/O28nm CMOS
A 2.16pJ/b 112Gb/s PAM-4 Transceiver with Time-Interleaved 2b/3b ADCs and Unbalanced Baud-Rate CDR for XSR Applications in 28nm CMOS
Yen-Po Lin*, Pen-Jui Peng*, Chun-Chang Lu, Po-Ting Shen, Yun-Cheng Jao, Ping-Hsuan Hsieh
该论文提出了一种用于极短距离(XSR)应用的112Gb/s PAM-4收发器，采用了时间交错2b/3b ADC和非平衡波特率CDR架构，在28nm CMOS工艺下实现了2.16pJ/b的能效，解决了低损耗信道下高速串行通信的功耗优化问题。
▸提出时间交错2b/3b ADC结构，在降低ADC分辨率的同时保持采样率，从而节省功耗。
▸采用非平衡波特率时钟数据恢复(CDR)技术，优化了时钟恢复的功耗和抖动性能。
National Tsing Hua University, Hsinchu, Taiwan *Equally Cred
ISSCC 2024Session 7Wireline I/O28nm CMOS
A 112Gb/s/pin Single-Ended Crosstalk-Cancellation Transceiver with 31dB Loss Compensation in 28nm CMOS
Liping Zhong*, Hongzhi Wu*, Yangyi Zhang*, Xuxu Cheng, Weitao Wu,
本文提出了一种112Gb/s/pin单端串扰消除收发器，采用28nm CMOS工艺，实现了31dB的损耗补偿。该方案通过单端信号传输替代差分信号，提高了吞吐密度，并减少了功耗，适用于224Gb/s数据率需求。
▸提出单端串扰消除技术，在单端信号传输中有效抑制串扰，实现高数据速率。
▸实现31dB损耗补偿，补偿信道损耗，提升信号完整性。
Catherine Wang, Xiongshi Luo, Taiyang Fan, Dongfan Xu, Quan 112Gb/s/pin数据速率，31dB损耗补偿
ISSCC 2024Session 7Wireline I/O
A 224Gb/s/wire Single-Ended PAM-4 Transceiver Front-End with 29dB Equalization for 800GbE/1.6TbE
Xiongshi Luo1, Xuewei You1, Zhenghao Li1, Hamed Mosalam1, Dongfan Xu1,
本文提出了一种用于800GbE/1.6TbE标准的224Gb/s/线单端PAM-4收发器前端，通过29dB均衡能力解决了高速长距离传输中的信号完整性挑战。该设计采用单端架构以降低功耗和面积，适用于下一代数据中心和AI系统的高速互连。
▸首次在224Gb/s速率下实现单端PAM-4收发器前端，相比差分方案显著降低功耗和引脚数。
▸集成29dB高均衡能力，支持长距离（LR）信道传输，无需复杂的ADC/DSP方案。
224Gb/s/wire, 29dB equalization
ISSCC 2024Session 7Wireline I/O
A 0.027mm2 5.6-7.8GHz Ring-Oscillator-Based Ping-Pong Sampling PLL Scoring 220.3fsrms Jitter and −74.2dBc Reference Spur
Yunbo Huang1, Yong Chen1, Zunsong Yang2, Rui P. Martins1,3, Pui-In Mak1
本文提出了一种基于环形振荡器的乒乓采样PLL，在0.027mm²面积内实现了5.6-7.8GHz频率范围，220.2fsrms的抖动和-74.2dBc的参考杂散，解决了环形振荡器相位噪声和闪烁噪声问题，适合多通道通信应用。
▸提出乒乓采样技术降低环形振荡器PLL的相位噪声和闪烁噪声。
▸实现了极小面积（0.027mm²）和宽频率调谐范围的环形振荡器PLL。
University of Macau, Macau, China 面积0.027mm²，频率范围5.6-7.8GHz，抖动220.2fsrms，参考杂散-74.2dBc
ISSCC 2024Session 7Wireline I/O3nm FinFET CMOS
A 224Gb/s 3pJ/b 40dB Insertion Loss Transceiver in 3nm FinFET CMOS
Dirk Pfaff1, Muhammad Nummer1, Noman Hai2, Peter Xia2, Kai Ge Yang2,
本文提出了一款采用3nm FinFET CMOS工艺的224Gb/s PAM-4收发器，实现了3pJ/b的能效和40dB的插入损耗补偿，旨在满足数据中心800G/1.6T交换机及AI加速器对更高I/O带宽的需求。
▸采用3nm FinFET工艺实现224Gb/s PAM-4高速传输，同时保持3pJ/b的低功耗。
▸通过先进的均衡和时钟恢复技术，在40dB高插入损耗信道下仍能可靠工作。
224Gb/s PAM-4, 3pJ/b, 40dB insertion loss
ISSCC 2024Session 7Wireline I/O3nm FinFET
A 224Gb/s sub pJ/b PAM-4 and PAM-6 DAC-Based Transmitter in 3nm FinFET
Marco Cusmai1, Noam Familia1, Elad Kuperberg1, Mohammad Nashash1,
该论文提出了一种基于DAC的224Gb/s发射机，支持PAM-4和PAM-6调制，采用3nm FinFET工艺，实现了低于pJ/b的能效，满足了800Gb/1.6Tb以太网对单lane速率超过200Gb/s的需求。
▸首次在3nm FinFET工艺上实现224Gb/s单lane速率的PAM-4/PAM-6 DAC发射机
▸达到sub pJ/b的能效，同时支持多种调制格式，提升了灵活性
224Gb/s, sub pJ/b
ISSCC 2024Session 7Wireline I/O5nm FinFET
A 2.69pJ/b 212Gb/s DSP-Based PAM-4 Transceiver for Optical Direct-Detect Application in 5nm FinFET
J. Q. Wang1, A. Tan1, A. Iyer1, A. Fan2, A. Farhoodfar1, B. Alnabulsi3, B. Smith3,
本文提出一种基于DSP的PAM-4收发器，采用5nm FinFET工艺，实现212Gb/s速率和2.69pJ/b能效，适用于光学直接检测应用，满足AI/ML网络对高带宽的需求。
▸采用5nm FinFET工艺实现212Gb/s PAM-4收发器，达到业界领先的能效2.69pJ/b。
▸针对光学直接检测应用优化DSP架构，在高速率下保持低功耗和低误码率。
212Gb/s, 2.69pJ/b
ISSCC 2023Session 6Wireline I/O40nm CMOS
A 100Gb/s 1.6Vppd PAM-8 Transmitter with High-Swing 3+1 Hybrid FFE Taps in 40nm the selected FFE setting, with proper shift operations involved. This approach minimizes the area and power overhead for the FFE multiplexing, while still covering a sufficient range of configurations for representative channels.
Jeonghyu Yang*, Eunji Song*, Seungwook Hong, Dongjun Lee, Sangwan Lee,
提出了一种采用3+1混合FFE抽头的100Gb/s PAM-8发射机，在40nm工艺下实现1.6Vppd高摆幅输出，解决了低工艺节点下PAM-8驱动器设计难题。
▸采用3+1混合FFE抽头架构，在40nm工艺下实现高摆幅PAM-8输出
▸针对PAM-8驱动器中过多输出切片的问题，提出新的输出多路复用技术
100Gb/s, 1.6Vppd
ISSCC 2023Session 6Wireline I/O28nm CMOS
A 128Gb/s PAM-4 Transmitter with Programmable-Width Pulse Generator and Pattern-Dependent Pre-Emphasis in 28nm CMOS
Kai Sheng, Weixin Gai, Zeze Feng, Haowei Niu, Bingyi Ye, Hang Zhou
该论文提出了一种128Gb/s PAM-4发射机，采用可编程宽度脉冲发生器和模式相关预加重技术，以降低高速PAM-4信号中的数据相关抖动和符号间干扰，从而提高眼图质量。
▸提出可编程宽度脉冲发生器，通过调整脉冲宽度优化发射脉冲形状，减少数据相关抖动。
▸提出模式相关预加重技术，根据PAM-4数据模式动态调整预加重强度，有效补偿非相邻电平跳变带来的大幅度ISI。
Peking University, Beijing, China
ISSCC 2023Session 6Wireline I/O
A 0.83pJ/b 52Gb/s PAM-4 Baud-Rate CDR with Pattern-Based Phase Detector for Short-Reach Applications one point. VREFPM is set slightly above h0, and VREFPN is set slightly under $h0 for the optimal point. In this work, a single-stage CTLE is implemented for an energy-efficient equalizer, and the second lock option is chosen.
Seungwoo Park, Yoonjae Choi, Jincheol Sim, Jonghyuck Choi, Hyunsu Park,
本文提出了一种用于短距离应用的52Gb/s PAM-4波特率时钟数据恢复电路，采用基于模式的相位检测器实现低功耗和高效率。该设计在0.83pJ/b的能效下实现了52Gb/s的数据速率，解决了短距离高速互连中的时钟恢复和数据恢复问题。
▸采用基于模式的相位检测器（Pattern-Based Phase Detector），利用数据模式信息进行相位检测，提高CDR的跟踪精度和稳定性。
▸实现了一种高效的四输入强臂锁存比较器，通过比较器决策时间差进行+1和-1解码，简化了数据恢复路径。
52Gb/s, 0.83pJ/b
ISSCC 2023Session 6Wireline I/O5nm FinFET
A 37.8dB Channel Loss 0.6µs Lock Time CDR with Flash Frequency Acquisition in 5nm FinFET
Chien-Kai Kao, Shih-Che Hung, Tse-Hsien Yeh, Chen-Yu Hsiao
本文提出了一种在高信道损耗下实现快速锁定的时钟数据恢复（CDR）电路，采用Flash频率获取技术，在5nm FinFET工艺中实现了37.8dB信道损耗和0.6µs锁定时间。解决了传统CDR在高损耗下因缺乏先验均衡而难以锁定至大幅频率偏移数据的问题。
▸提出Flash频率获取技术，可在无预先信道均衡的情况下实现高信道损耗下的频率锁定。
▸实现0.6µs极快锁定时间，显著提升CDR在高速SerDes中的响应速度。
MediaTek, Hsinchu, Taiwan 37.8dB信道损耗, 0.6µs锁定时间
ISSCC 2023Session 6Wireline I/O4nm
A 4nm 32Gb/s 8Tb/s/mm Die-to-Die Chiplet Using NRZ Single-Ended Transceiver With Equalization Schemes And Training Techniques
Kihwan Seong, Donguk Park, Gyeomje Bae, Hyunwoo Lee, Youngseob Suh,
该论文提出了一种采用4nm工艺的32Gb/s 8Tb/s/mm die-to-die芯片间互连方案，使用NRZ单端收发器并集成均衡方案和训练技术，解决了高带宽密度、低功耗的芯片间通信问题。
▸采用NRZ单端收发器实现高带宽密度，达到8Tb/s/mm。
▸集成均衡方案和训练技术，提升信号完整性并降低误码率。
32Gb/s per lane, 8Tb/s/mm bandwidth density
ISSCC 2023Session 6Wireline I/O28nm CMOS
A 0.43pJ/b 200Gb/s 5-Tap Delay-Line-Based Receiver FFE with Low-Frequency Equalization in 28nm CMOS
Bingyi Ye, Guangdong Wu, Weixin Gai, Kai Sheng, Yandong He
该论文提出了一种基于延迟线的5抽头接收端前馈均衡器，用于200Gb/s的高速有线通信，解决了传统判决反馈均衡器在高速率下的时序限制问题。通过连续时间域实现，避免了多相时钟和采样保持电路，实现了低功耗和高能效。
▸采用连续时间延迟线实现5抽头FFE，无需多相时钟和采样保持电路，简化了设计。
▸通过低频率均衡技术补偿信道损耗，在200Gb/s速率下实现0.43pJ/b的超低功耗。
Peking University, Beijing, China 0.43pJ/b @ 200Gb/s
ISSCC 2023Session 6Wireline I/O
A 4.63pJ/b 112Gb/s DSP-Based PAM-4 Transceiver for a Large-Scale Switch in 5nm FinFET detection can either use a low-latency short FFE to minimize peaking in the jitter transfer curve or use the main FFE/DFE output for very high loss channels (> 40dB).
Henry Park*1, Mohammed Abdullatif*1, Ehung Chen1, Ahmed Elmallah1,
论文提出了一种基于DSP的112Gb/s PAM-4收发器，采用5nm FinFET工艺，实现了4.63pJ/b的能效。针对ADC采样保持开关线性度问题，提出了自适应共模偏置技术以提升接收性能。
ISSCC 2023Session 6Wireline I/O7nm FinFET
A 112Gb/s Serial Link Transceiver With 3-tap FFE and 18-tap DFE Receiver for up to 43dB Insertion Loss Channel in 7nm FinFET Technology
Bo Zhang1, Anand Vasani1, Ashutosh Sinha2, Alireza Nilchi1, Haitao Tong1,
本文提出一款采用3抽头前馈均衡（FFE）和18抽头判决反馈均衡（DFE）的112Gb/s串行链路收发器，支持高达43dB插入损耗的信道，采用7nm FinFET工艺实现。该设计通过模拟均衡器替代传统ADC/DSP架构，在满足高速率传输的同时降低功耗。
▸采用3-tap FFE和18-tap DFE的模拟接收机架构，避免了高功耗的ADC/DSP方案，实现112Gb/s PAM-4信号在43dB损耗信道下的可靠接收。
▸在7nm FinFET工艺下优化了均衡器电路，支持高达43dB的插入损耗补偿，满足数据中心和城域网对高带宽的需求。
112Gb/s PAM-4, 43dB插入损耗
ISSCC 2022Session 6Wireline I/O
A 50Gb/s PAM-4 Bi-Directional Plastic Waveguide Link with Carrier Synchronization Using PI-Based Costas Loop
Ha-Il Song1, Hanho Choi1,2, Jun young Yoo1, Hyo-Sup Won1, Cheong Min Lee1,
本文提出一种50Gb/s PAM-4双向塑料波导链路，利用基于PI的Costas环实现载波同步。通过初始化时校正极性反转并由Costas环锁定相位偏移，实现了低功耗、高能效的载波恢复。该架构简单且对带宽要求宽松，适合高速数据通信。
▸采用PI（比例积分）控制的Costas环进行载波同步，结构简单且功耗高效。
▸解决了I-DCM收敛时输出极性反转问题，通过初始化校正并利用Costas环强制相位偏移归零。
50Gb/s PAM-4
ISSCC 2022Session 6Wireline I/O
A 1.6Tb/s Chiplet over XSR-MCM Channels using 113Gb/s PAM-4 Transceiver with Dynamic Receiver-Driven Adaptation of TX-FFE and Programmable Roaming Taps in 5nm CMOS
G. Gangasani1, D. Hanson1, D. Storaska1, H. H. Xu1, M. Kelly1, M. Shannon1,
该论文提出了一种用于小芯片（chiplet）间超短距离（XSR-MCM）通信的1.6Tb/s PAM-4收发器，单通道速率达113Gb/s。关键技术是动态接收端驱动的发送端前馈均衡器（TX-FF）自适应，通过单端曼彻斯特编码令牌式背通道实现DAC更新，提高了功耗效率并实现了更精细的抽头控制。
▸提出动态接收端驱动的TX-FF自适应方案，利用单端曼彻斯特编码背通道从接收端调整发送端均衡，简化了系统复杂度并提升能效。
▸采用令牌式背通道通信机制，仅控制最高ON段抽头的DAC，其余ON段使用复制驱动段的Vrail电压，降低了功耗并实现更精细的均衡调节。
1.6Tb/s 总带宽, 113Gb/s PAM-4 每通道
ISSCC 2022Session 6Wireline I/O7nm FinFET
An 182mW 1-60Gb/s Configurable PAM-4/NRZ Transceiver for Large Scale ASIC Integration in 7nm FinFET Technology
Namik Kocaman1, Ullas Singh1, Bharath Raghavan1, Arvindh Iyer1,
本文提出一款采用7nm FinFET工艺的182mW、1-60Gb/s可配置PAM-4/NRZ收发器，针对大规模ASIC集成的功耗和面积限制进行了优化，满足了下一代数据中心交换机对高速、低功耗连接的需求。
▸实现了1-60Gb/s宽速率范围的可配置PAM-4/NRZ收发器，适应不同数据速率需求。
▸在7nm FinFET工艺下达到182mW的低功耗，适合大规模ASIC集成（如超过500条lane的单芯片交换机）。
182mW功耗, 1-60Gb/s速率
ISSCC 2022Session 6Wireline I/O
A 2.29pJ/b 112Gb/s Wireline Transceiver with RX 4-Tap FFE for Medium-Reach Applications in 28nm CMOS
Bingyi Ye, Kai Sheng, Weixin Gai, Haowei Niu, Boyang Zhang, Yandong He,
本文提出了一种用于中距离应用的112Gb/s有线收发器，采用28nm CMOS工艺，接收端使用4抽头前馈均衡器（FFE）替代传统的判决反馈均衡器（DFE），以解决高速率下的反馈时序问题。实现了2.29pJ/b的能效，适用于高损耗链路。
▸使用4抽头FFE替代DFE，避免了112Gb/s速率下DFE的严格反馈时序约束，为前向纠错（FEC）留出余量。
Song Jia, Congcong Chen, Jiaqi Yu Peking University, Beijing
ISSCC 2022Session 6Wireline I/O5nm FinFET
A 112.5Gb/s ADC-DSP-Based PAM-4 Long-Reach Transceiver with >50dB Channel Loss in 5nm FinFET
Z. Guo1, A. Mostafa1, A. Elshazly 1, B. Chen1, B. Wang1, C. Han1, C. Wang1,
本文提出一款基于ADC-DSP的112.5Gb/s PAM-4长距离收发器，采用5nm FinFET工艺，能够补偿超过50dB的信道损耗。接收机DSP包含22抽头FFE、1抽头DFE和可移动的8抽头浮动抽头FFE，有效消除反射和基线漂移。
▸采用22抽头FFE+1抽头DFE+8抽头可移动浮动抽头FFE的DSP架构，实现强均衡能力，支持>50dB信道损耗。
▸在5nm FinFET先进工艺上实现112.5Gb/s PAM-4收发器，并集成基线漂移校正功能。
ISSCC 2022Session 6Wireline I/O
A 1.41pJ/b 224Gb/s PAM-4 SerDes Receiver with 31dB Loss Compensation
Yoav Segal1, Amir Laufer1, Ahmad Khairi1, Yoel Krupnik1, Marco Cusmai1,
本文提出了一种224Gb/s PAM-4 SerDes接收器，实现了31dB损耗补偿和1.41pJ/b的能效，满足数据中心对高带宽、低功耗电接口的需求。
▸实现了224Gb/s PAM-4接收器，功耗效率仅1.41pJ/b，处于业界领先水平。
▸具备31dB的损耗补偿能力，支持长距离或高损耗信道传输。
224Gb/s PAM-4, 1.41pJ/b, 31dB loss compensation
ISSCC 2022Session 17Wireline I/O5nm FinFET
A 9b-Linear 14GHz Integrating-Mode Phase Interpolator in 5nm FinFET Process
Amit Kumar Mishra1, Yifei Li2, Pawan Agarwal2, Sudip Shekhar1
本文在5nm FinFET工艺中实现了一个9比特线性、14GHz的积分模式相位插值器，解决了高速SerDes中CDR对低抖动、高分辨率相位插值器的需求，提高了线性度并降低了功耗和面积。
▸实现了9比特分辨率，高于传统7-8比特相位插值器，提升了相位调节精度。
▸采用积分模式架构在14GHz下实现高线性度，并利用5nm FinFET工艺实现低功耗紧凑设计。
University of British Columbia, Vancouver, Canada
JSSC 期刊论文
全部 77 篇 →
JSSC 2025 第7期
Fully Integrated Optical Injection Locking With Schottky Photodiodes in 65 nm C
65nm CMOS工艺中采用肖特基光电二极管实现全集成光注入锁定技术
JSSC 2024 第1期
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一款抗故障注入攻击的AES-256加密引擎，采用Intel 4 CMOS工艺，实现100Gbps吞吐量和99.1%错误覆盖率。
JSSC 2024 第7期
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JSSC 2023 第4期
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Intel 4 CMOS工艺下7Gbps抗侧信道攻击的乘法掩码AES引擎
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JSSC 2022 第1期
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首款基于CMOS光学接收器的28GHz相控阵发射机，实现光纤同步与波束成形。
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JSSC 2021 第3期
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基于光学联合供电与数据传输的视网膜刺激器ASIC架构，用于部分恢复AMD或RP患者的视力。
JSSC 2021 第11期
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一种基于纳米线、光寻址的无线供电视网膜修复芯片系统。
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提出一种高灵敏度与选择性的微波-光学双模态生物分子传感器
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A Monolithically Integrated Large Scale Optical Phased Array in Silicon on Insu
一种在绝缘体上硅集成的单片大规模光学相控阵。
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JSSC 2018 第4期
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利用抗噪声工艺敏感光子晶体实现CMOS光学物理不可克隆函数
JSSC 2017 第2期
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一款460A、40Gb/s SiGe BiCMOS MZM驱动器，输出6Vpp并集成片上数字校准功能。
JSSC 2017 第9期
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一篇关于在65纳米CMOS工艺中实现可重构16/32 Gb/s双模式NRZ/PAM4 SerDes的论文
JSSC 2017 第9期
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32纳米工艺下实现W波段20Gb/s直接调制收发器模块
JSSC 2016 第1期
A 128 Gb 3b cell V NAND Flash Memory With 1 Gb s IO Rate
该论文介绍了一种128Gb 3b单元V-NAND闪存，支持1Gb/s的IO速率。
JSSC 2016 第4期
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一篇关于38mW Gbps四通道8513 Gbps串行链路的IEEE JSSC论文，采用5抽头DFE和4抽头Tr技术。
JSSC 2016 第4期
A 4x9Gbps 1pJpb Hybrid NRZ Multi Tone IO With Crosstalk and ISI Reduction for D
一种4通道9Gbps、1pJ/bit的混合NRZ多音IO接口，具有降低串扰和ISI的特性