ISSCC 2026Session 8Wireline I/O28nm CMOS
本文提出了一种8通道112Gb/s/wire单端同时双向收发器，采用动态均衡器解耦双向信号并补偿插入损耗和串扰，在28nm CMOS工艺下实现BER<10^-14和1.01pJ/b的能效，满足AI应用中die-to-die接口对高边缘密度和低误码率的需求。
▸提出单端同时双向（SBD）架构，实现每线112Gb/s的数据速率，突破传统双向传输的带宽限制。
▸设计动态均衡器，能够同时解耦双向信号并补偿通道插入损耗和串扰，无需屏蔽层即可在3mm片上通道工作。
ISSCC 2026Session 8Wireline I/O
本文提出一种无电阻的7位SST DAC发射机，集成8抽头前馈均衡器（FFE）和三种类型分段，实现了低寄生电容、紧凑面积和工艺可扩展性。为减少4:1复用器输出的码间干扰抖动，提出双反馈均衡器，在28nm CMOS工艺下支持112Gb/s PAM-4和168Gb/s PAM-8速率，能量效率分别为1.59pJ/b和1.06pJ/b。
▸采用无电阻SST DAC架构，消除大电阻带来的寄生和面积开销，提升高速性能。
▸提出三种类型分段设计（如主段、子段等），优化线性度和功耗。
ISSCC 2026Session 37Memory40nm CMOS
本文提出了一种用于多分支存储器接口的单向自训练方案，通过直接从单脉冲响应导出判决反馈均衡器（DFE）系数，无需控制器交互，有效均衡码间干扰（ISI）和反射。该接收器在40nm CMOS工艺下实现8Gb/s/pin速率，总吞吐量102.4Gb/s，在4分支通道中重新打开闭眼，误码率低于10^-12，能效0.64pJ/b，硬件开销仅6.74%。
▸提出一种单向自训练方案，直接从单脉冲响应导出DFE抽头系数，无需控制器交互，简化训练过程。
▸通过复用现有电路实现均衡，在40nm CMOS下以仅6.74%的硬件开销达到102.4Gb/s总吞吐量和0.64pJ/b的能效。
ISSCC 2026Session 37Memory65nm CMOS
本文提出了一种交叉自参考斜率采样接收机，通过基于输入信号斜率判定数据，增强了对长尾码间干扰的鲁棒性，无需均衡器。该接收机在65nm CMOS工艺下实现，在12.5Gb/s速率下能效为0.092pJ/b，FoM为7.7fJ/b/dB，面积仅0.001mm²，适用于下一代低功耗存储器接口。
▸提出交叉自参考斜率采样架构，利用信号斜率而非幅度进行数据判决，显著提升对长尾后光标间干扰的容忍度。
▸无需任何均衡器即可实现高鲁棒性，降低了接收机复杂度和功耗。
ISSCC 2026Session 37Memory2nm
本文提出了一款基于2nm工艺的全数字LPDDR6 PHY，通过四相时钟架构与多级FIFO推测式DFE，实现了14.4Gb/s/pin的高速数据传输，同时降低了抖动敏感度和时序约束。采用时钟门控的高效模式显著降低了功耗。
▸提出四相时钟架构配合正交误差校正（QEC），降低抖动敏感度，提升时钟质量。
▸采用多级FIFO为基础的推测式判决反馈均衡器（DFE），放宽标准单元实现的时序约束。
ISSCC 2026Session 37Memory28nm CMOS
该论文提出一种五通道112Gb/s/pin PAM4单端收发器，采用28nm CMOS工艺，用于高密度短距离存储器接口。通过低功耗三重均衡、4-aggressor形状拟合串扰消除和电源噪声容忍时钟分布网络，实现了47.0Tb/s/mm边缘密度和0.52pJ/b能效。
▸采用4-aggressor形状拟合串扰消除技术，有效抑制多路串扰。
▸提出低功耗三重均衡技术，在保证信号完整性的同时降低功耗。
ISSCC 2026Session 37Memory28nm CMOS
本文提出了一种在28nm CMOS工艺中实现的72Gb/s/pin单端PAM-3收发器。通过驱动协同编码降低了≥46%的信令功耗，并采用非对称数据依赖均衡和偏置峰值技术，将眼图面积扩大1.9倍和2.8倍，从而解决了PAM-3不同边沿ISI和开关抖动问题。
▸提出驱动协同编码（Driver-Cooperative Coding）以增强信号完整性并降低信令功耗≥46%。
▸采用非对称数据依赖均衡和偏置峰值（Asymmetric Data-Dependent Equalization and Bias Peaking）减轻PAM-3不同边沿ISI和开关抖动，眼图面积扩大1
ISSCC 2026Session 23Wireline I/O45nm CMOS-SOI
本文提出了一种基于载流子注入模式马赫-曾德尔调制器（PIN-MZM）的O波段直接驱动相干光发射机，采用45nm CMOS-SOI工艺实现了0.4mm的紧凑单片集成。通过多级线性驱动器、并联峰化、无源均衡和发送前馈均衡（TX-FIR），该发射机在106Gb/s PAM-4强度调制直接检测（IMDD）和212Gb/s QAM16相干信号传输中分别达到0.91pJ/b的能效，并相比传统反向偏置行波MZM降低了2.76倍的激光器功耗和5倍的面积。
▸采用前向偏置PIN-MZM实现紧凑0.4mm的单片集成，显著减小芯片面积。
▸直接驱动架构结合多级线性驱动器和均衡技术，在45nm CMOS-SOI工艺下实现212Gb/s/λ的相干传输且功耗仅0.91pJ/b。
ISSCC 2025Session 7Wireline I/O28nm CMOS
本文提出一种28nm CMOS工艺下实现106.25Gb/s PAM-4信号的混合信号接收机，采用3抽头FFE和1抽头推测DFE，通过1+0.5D脉冲整形技术减少切片器数量并缓解时序约束，达到2.06pJ/b的能效。该设计解决了ADC型接收机在较大节点下功耗较高的问题，满足数据中心对高带宽低功耗串行链路的需求。
▸利用1+0.5D脉冲整形实现PAM-4信号的推测DFE，减少所需切片器数量，降低功耗。
▸结合3抽头前馈均衡器和1抽头推测判决反馈均衡器，在28nm CMOS下实现106.25Gb/s数据率与2.06pJ/b能效。
ISSCC 2025Session 36RF & Wireless
本文提出了一种基于VCSEL的直接驱动光学引擎，采用PAM-4调制实现108Gb/s的数据速率，能效为0.9pJ/b。通过消除重定时器或DSP，直接连接计算系统与光学引擎，解决了可插拔光模块的功耗和可扩展性挑战。
▸采用无重定时器的直接驱动架构，降低了系统功耗和复杂度。
▸实现了108Gb/s PAM-4高速传输，同时保持0.9pJ/b的超低能耗。
ISSCC 2025Session 30Memory
本文提出一款16Gb容量、12.7Gb/s/pin速率的LPDDR5-Ultra-Pro DRAM，采用4-phase自校准技术和AC耦合收发器均衡，解决了高速数据传输中的信号完整性挑战。
▸采用4-phase自校准技术，提高时序精度和可靠性。
▸引入AC耦合收发器均衡，改善高频信号传输质量。
ISSCC 2025Session 22Memory28nm CMOS
该论文提出了一种采用无延迟电容反馈均衡器（CFE）的32Gb/s/pin单端PAM-4接收器，解决了多级信令低信噪比导致的复杂均衡问题。通过创新均衡器设计，在28nm CMOS工艺下实现了0.3pJ/b的高能效和0.00288mm²的小面积。
▸提出延迟少电容反馈均衡器（CFE），实现低功耗PAM-4均衡。
▸单端PAM-4接收器设计，支持32Gb/s/pin高数据速率。
ISSCC 2025Session 22Memory
该论文提出了一种用于GDDR7内存接口的42Gb/s单端混合判决反馈均衡（DFE）PAM-3接收机。通过采用混合DFE架构，解决了高速PAM-3信号在内存接口中的均衡问题，实现了高数据率传输。
▸提出了一种单端混合DFE架构，用于PAM-3信号接收，降低了功耗和面积。
▸针对GDDR7内存接口优化，实现了42Gb/s的高数据速率。
ISSCC 2025Session 11Wireless
本文提出了一种紧凑型全双工接收机，采用宽带多域希尔伯特变换均衡抵消技术，以解决自干扰抵消中延迟与带宽乘积的矛盾。在要求超过30dB抵消深度时，实现了比现有方案（<80MHz）更宽的信号带宽。
▸提出多域希尔伯特变换均衡抵消方法，在多个域（如时域、频域）联合优化自干扰抵消。
▸通过紧凑型设计，在宽信号带宽下保持高抵消深度，突破延迟-带宽积限制。
ISSCC 2024Session 7Wireline I/O
本文提出了一种用于800GbE/1.6TbE标准的224Gb/s/线单端PAM-4收发器前端，通过29dB均衡能力解决了高速长距离传输中的信号完整性挑战。该设计采用单端架构以降低功耗和面积，适用于下一代数据中心和AI系统的高速互连。
▸首次在224Gb/s速率下实现单端PAM-4收发器前端，相比差分方案显著降低功耗和引脚数。
▸集成29dB高均衡能力，支持长距离（LR）信道传输，无需复杂的ADC/DSP方案。
ISSCC 2024Session 22Analog Circuits
提出了一种76mW 40GS/s 7位时间交织混合电压/时间域ADC，通过共模输入跟踪技术降低校准复杂度并提高能效，适用于50+Gb/s链路中的DSP均衡和PAM-4调制。
▸采用混合电压/时间域架构，结合电压域SAR和时间域转换的优势，提升子ADC速度并降低输入电容负载。
▸引入共模输入跟踪技术，简化时间交织ADC的校准需求，降低功耗和面积开销。
ISSCC 2024Session 15Other
该论文提出了一种名为LISA的576×4全集成复制自旋连续时间锁存器型伊辛计算机，通过大量并行随机数实现复制自旋的独立交互。解决了复制自旋在均衡过程中的局部最优问题，通过四层自旋交互后使用高导通电压开关实现快速翻转与均衡，从而获得更优解。
▸提出576×4全集成复制自旋连续时间锁存器架构，实现大规模并行伊辛计算。
▸引入大量并行随机数生成方法，支持复制自旋的独立交互与状态随机分布。
ISSCC 2024Session 13RF & Wireless
本文提出一款16Gb、37Gb/s的GDDR7 DRAM，采用PAM3信令，针对不同电平的码间干扰差异，提出独立应用的DFE抽头系数，并优化ZQ校准线以减少1/4的面积。
▸针对PAM3单端信令中不同电平ISI差异，提出每个电平独立优化的DFE抽头系数
▸通过优化ZQ校准线，将校准线数量减少1/4，降低面积开销
ISSCC 2024Session 13RF & Wireless4nm
该论文提出了一种采用4nm工艺的48Gb/s/线单端NRZ并行收发器，针对下一代高带宽内存和芯片互连需求，通过偏移校准和均衡方案解决了高速单端信号传输中的信号完整性问题。
▸提出了一种单端NRZ并行收发器架构，在4nm节点实现48Gb/s每线的数据速率，适用于高密度互连。
▸集成了偏移校准和均衡方案，用于补偿工艺变化和信道损耗，提升信号质量。
ISSCC 2023Session 7AI / ML
该论文提出了一种基于连续时间锁存器的伊辛机（CTLE-Ising），具有1440个自旋，并实现了单次全并行自旋更新，用于高效解决组合优化问题。相比超导量子比特伊辛机需要极低温和高功耗，该设计可在室温下低功耗运行。
▸采用连续时间锁存器结构实现伊辛模型的自旋网络，避免了传统时序电路的限制。
▸提出一次全并行自旋更新机制，加快了收敛速度并提高了求解效率。
ISSCC 2023Session 6Wireline I/O
本文提出了一种用于短距离应用的52Gb/s PAM-4波特率时钟数据恢复电路，采用基于模式的相位检测器实现低功耗和高效率。该设计在0.83pJ/b的能效下实现了52Gb/s的数据速率，解决了短距离高速互连中的时钟恢复和数据恢复问题。
▸采用基于模式的相位检测器（Pattern-Based Phase Detector），利用数据模式信息进行相位检测，提高CDR的跟踪精度和稳定性。
▸实现了一种高效的四输入强臂锁存比较器，通过比较器决策时间差进行+1和-1解码，简化了数据恢复路径。
ISSCC 2023Session 6Wireline I/O5nm FinFET
本文提出了一种在高信道损耗下实现快速锁定的时钟数据恢复（CDR）电路，采用Flash频率获取技术，在5nm FinFET工艺中实现了37.8dB信道损耗和0.6µs锁定时间。解决了传统CDR在高损耗下因缺乏先验均衡而难以锁定至大幅频率偏移数据的问题。
▸提出Flash频率获取技术，可在无预先信道均衡的情况下实现高信道损耗下的频率锁定。
▸实现0.6µs极快锁定时间，显著提升CDR在高速SerDes中的响应速度。
ISSCC 2023Session 6Wireline I/O4nm
该论文提出了一种采用4nm工艺的32Gb/s 8Tb/s/mm die-to-die芯片间互连方案，使用NRZ单端收发器并集成均衡方案和训练技术，解决了高带宽密度、低功耗的芯片间通信问题。
▸采用NRZ单端收发器实现高带宽密度，达到8Tb/s/mm。
▸集成均衡方案和训练技术，提升信号完整性并降低误码率。
ISSCC 2023Session 6Wireline I/O28nm CMOS
该论文提出了一种基于延迟线的5抽头接收端前馈均衡器，用于200Gb/s的高速有线通信，解决了传统判决反馈均衡器在高速率下的时序限制问题。通过连续时间域实现，避免了多相时钟和采样保持电路，实现了低功耗和高能效。
▸采用连续时间延迟线实现5抽头FFE，无需多相时钟和采样保持电路，简化了设计。
▸通过低频率均衡技术补偿信道损耗，在200Gb/s速率下实现0.43pJ/b的超低功耗。
ISSCC 2023Session 6Wireline I/O
论文提出了一种基于DSP的112Gb/s PAM-4收发器，采用5nm FinFET工艺，实现了4.63pJ/b的能效。针对ADC采样保持开关线性度问题，提出了自适应共模偏置技术以提升接收性能。
ISSCC 2023Session 6Wireline I/O7nm FinFET
本文提出一款采用3抽头前馈均衡（FFE）和18抽头判决反馈均衡（DFE）的112Gb/s串行链路收发器，支持高达43dB插入损耗的信道，采用7nm FinFET工艺实现。该设计通过模拟均衡器替代传统ADC/DSP架构，在满足高速率传输的同时降低功耗。
▸采用3-tap FFE和18-tap DFE的模拟接收机架构，避免了高功耗的ADC/DSP方案，实现112Gb/s PAM-4信号在43dB损耗信道下的可靠接收。
▸在7nm FinFET工艺下优化了均衡器电路，支持高达43dB的插入损耗补偿，满足数据中心和城域网对高带宽的需求。
ISSCC 2023Session 28RF & Wireless
本文提出一种32Gb/s/pin、0.51pJ/b的单端无电阻阻抗匹配发射机，通过PN-over-NP驱动器实现面积缩减，并采用基于T线圈的边缘增强均衡器，在不消耗静态电流的情况下提升信号质量。
▸提出PN-over-NP驱动器结构，无需电阻即可实现阻抗匹配，显著减小芯片面积。
▸设计基于T线圈的边缘增强均衡器，在无序列跳变时不消耗静态电流，实现低功耗均衡。
ISSCC 2023Session 26Medical & Bio
该论文提出了一种用于8K 120Hz显示系统的源极驱动器IC，集成了电源开关快速压摆率缓冲器和8Gb/s有效3抽头DFE接收器，解决了高分辨率高刷新率显示中通道偏移、建立时间不足和带宽限制导致的显示质量下降问题。
▸提出了一种电源开关快速压摆率缓冲器，提高了通道建立速度。
▸集成了8Gb/s有效3抽头DFE接收器，增强了接口带宽和信号完整性。
ISSCC 2023Session 14Digital Circuits28nm CMOS
该论文提出了一种分数-N数字MDLL，通过注入误差加扰和后台三阶DTC延迟均衡器，实现了-67dBc的参考杂散抑制，解决了传统MDLL中DTC非线性导致的杂散问题。
▸提出注入误差加扰技术，将DTC非线性误差随机化，降低分数杂散。
▸引入后台三阶DTC延迟均衡器，自适应校准DTC的非线性，提高线性度。
ISSCC 2022Session 6Wireline I/O
A 2.29pJ/b 112Gb/s Wireline Transceiver with RX 4-Tap FFE for Medium-Reach Applications in 28nm CMOS
本文提出了一种用于中距离应用的112Gb/s有线收发器，采用28nm CMOS工艺，接收端使用4抽头前馈均衡器（FFE）替代传统的判决反馈均衡器（DFE），以解决高速率下的反馈时序问题。实现了2.29pJ/b的能效，适用于高损耗链路。
▸使用4抽头FFE替代DFE，避免了112Gb/s速率下DFE的严格反馈时序约束，为前向纠错（FEC）留出余量。
ISSCC 2022Session 28Memory
提出了一种基于反相器的单端4抽头前馈均衡发射机，用于DRAM接口，实现了20 Gb/s/pin的数据率、1.18pJ/b的能效和1149µm²的面积。通过匹配远端端接50Ω改善信号完整性，并采用加法-only结构简化电路。
▸采用单端反相器基的4抽头前馈均衡（AFFE）结构，实现加法-only操作，降低复杂度和功耗。
▸通过匹配远端终端50Ω的方法提升反相器电压摆幅，改善信号完整性。
ISSCC 2021Session 8Wireline I/O7nm FinFET
本文提出一种滑窗判决反馈均衡器（SB-DFE）架构，在7nm FinFET工艺上实现了112Gb/s PAM-4线缆接收机中的9抽头低功耗DFE，通过流水线化解决了传统DFE因时序闭合限制仅能实现1-2抽头的难题。
▸提出滑窗DFE（SB-DFE）架构，利用流水线技术打破了传统DFE抽头数受时序闭合限制的壁垒。
▸在7nm FinFET工艺下实现了112Gb/s PAM-4速率的9抽头DFE，兼具低功耗特性。
ISSCC 2021Session 36Hardware Security
该论文提出了一种针对电磁/功耗侧信道分析攻击的AES-256加密芯片，采用数字友好的电流源和环形振荡器实现签名衰减，以增强抗攻击能力。解决了传统电路级防护措施在单一策略下难以达到高安全级别的问题。
▸提出了一种基于数字友好电流源的签名衰减技术，有效降低功耗和电磁侧信道信息泄露。
▸利用环形振荡器实现随机化，增强抗侧信道攻击能力，达到超过10亿次最小泄露轨迹数。
ISSCC 2020Session 23Analog Circuits
本文提出一种具有频率均衡技术的D类音频放大器，通过在反馈回路中引入频率均衡来抑制PWM残留混叠失真，从而在保持极低静态电流（0.41mA）的同时实现0.00091%的超低THD+N。解决了传统PWM反馈电路中因残留混叠失真导致的THD+N与静态电流之间的权衡问题。
▸提出频率均衡技术，通过在反馈路径中嵌入滤波网络，有效抑制PWM残留混叠失真，无需提高开关频率或增加滤波器阶数。
▸实现了0.41mA的极低静态电流与0.00091%的THD+N，打破了传统设计中功耗与线性度之间的折衷。
ISSCC 2020Session 22Memory
本文提出了一种面向高速内存接口的32Gb/s数字密集型单端PAM-4收发器，通过采用2抽头基于时间的均衡技术，解决了传统NRZ链路在高信道损耗下受码间干扰限制的问题，实现了更高的带宽效率。
▸采用数字密集型架构，利用基于时间的2抽头均衡器，有效补偿信道损耗并降低功耗。
▸实现了单端PAM-4信令，在低电源电压下达到32Gb/s的高数据率，适用于未来内存接口。
ISSCC 2020Session 12Wireline I/O
该论文提出了一种基于微环调制器的3D集成硅光子发射机，实现了112Gb/s PAM-4传输，并通过集成非线性均衡解决了微环调制器带宽与相效率的权衡问题。
▸采用3D集成技术将硅光子芯片与CMOS电子芯片堆叠，减少寄生效应，提高带宽和能效。
▸在发射机中集成非线性均衡电路，补偿微环调制器的非线性失真，实现高速度PAM-4信号传输。
ISSCC 2019Session 6Wireline I/O28nm CMOS
该论文提出了一种36Gb/s自适应波特率时钟数据恢复（CDR）电路，集成了连续时间线性均衡器（CTLE）和1抽头判决反馈均衡器（DFE），采用28nm CMOS工艺。针对高速串行链路，实现了低功耗和自适应均衡，解决了数据速率提升带来的时钟恢复和信号完整性挑战。
▸提出基于模式的波特率鉴相器，降低功耗的同时实现自适应时钟恢复
▸集成CTLE和1-tap DFE，在36Gb/s速率下提供信道均衡，改善眼图
ISSCC 2019Session 6Wireline I/O
A 100Gb/s 1.1pJ/b PAM-4 RX with Dual-Mode 1-Tap PAM4 / 3-Tap NRZ Speculative DFE in 14nm CMOS FinFET
wireline communications has led to emerging standards in the 100Gb/s+ range using PAM-4 signaling. ADC-based receivers have demonstrated robust operation over channels with high losses (>20dB) [1], bu
ISSCC 2019Session 30Wireline I/O28nm FDSOI
该论文提出了一种用于序列编码PAM-4信令的收发器，在28nm FDSOI工艺下实现了32Gb/s的数据率和2.9pJ/b的能效。通过结合序列编码和线性均衡，相比传统PAM-4获得了4-6dB的SNR增益，解决了多电平信令信噪比下降的问题。
▸首次将序列编码应用于PAM-4信令，在不显著增加复杂度的情况下提升SNR 4-6dB。
▸采用低功耗收发器架构，结合TX-FIR和RX峰值均衡，实现32Gb/s下2.9pJ/b的高能效。
ISSCC 2019Session 23Memory
提出了一种用于下一代存储器接口的27Gb/s PAM-3单端收发器，采用单抽头判决反馈均衡器（DFE）来补偿信道间干扰（ISI），在保持单端信令的同时实现了高数据吞吐量。该设计解决了高速接口中功耗、面积和信号完整性之间的权衡问题。
▸采用3-bit/2UI的PAM-3调制方案，在单端架构下实现27Gb/s的高数据速率，相比传统NRZ或PAM-4提升了带宽效率。
▸利用单抽头DFE进行均衡，相比复杂均衡器显著降低了功耗和面积开销，适用于高损耗存储器信道。
ISSCC 2018Session 6Wireline I/O65nm CMOS
本文提出一种采用65nm CMOS工艺的32Gb/s PAM-4收发器，通过基于自适应时钟相位和阈值电压的判决反馈均衡器（DFE）实现了低功耗和低误码率，在23dB信道损耗下达到BER<10^-12，功耗仅133mW。
▸基于自适应时钟相位和阈值电压的DFE，降低了均衡器复杂度与功耗
▸采用LVDS PAM-4驱动器，在低电压下实现高效PAM-4信号输出
ISSCC 2018Session 12Memory
该论文提出了一款16Gb、18Gb/s/pin的GDDR6 DRAM，通过每比特可训练的单端DFE和无PLL时钟技术解决了高速数据传输中的信号完整性和时钟抖动问题。
▸提出每比特可训练的单端DFE，针对每个数据位独立调整均衡参数，提升高速信号接收质量。
▸采用无PLL时钟架构，减少时钟抖动和功耗，同时简化时钟树设计。
ISSCC 2017Session 6Wireline I/O28nm CMOS
本文提出了一种22.5-32Gb/s的无参考时钟波特率数字CDR，集成了DFE和CTLE，在28nm CMOS工艺中实现3.2pJ/b的低功耗。解决了传统波特率CDR需要外部参考时钟的问题，降低了系统复杂度。
▸首次实现了无需参考时钟的波特率CDR，通过频率检测器实现宽捕获范围。
▸集成了DFE和CTLE，在高速率下保持低功耗（3.2pJ/b）。
ISSCC 2017Session 6Wireline I/O16nm FinFET
本文提出了一种采用10抽头直接判决反馈均衡（DFE）的PAM-4接收器，工作速率为40至56Gb/s，旨在满足数据中心和电信基础设施对更高带宽的需求。该接收器基于16nm FinFET工艺实现，支持CEI-56G-VSR-PAM4标准。
▸首次在16nm FinFET工艺中实现10抽头直接DFE的PAM-4接收器，支持56Gb/s高速率。
▸通过直接DFE架构有效补偿信道损耗，提升PAM-4信号的接收质量。
ISSCC 2017Session 6Wireline I/O65nm CMOS
本文提出了一款在65nm CMOS工艺下实现的60Gb/s NRZ收发器，功耗仅288mW，能效为4.8pJ/b。该收发器采用自适应均衡和波特率时钟数据恢复技术，解决了超高速有线通信中数据率提升与功耗约束之间的矛盾。
▸在65nm CMOS工艺中实现了60Gb/s的NRZ收发器，相比之前28-40nm工艺的56.5Gb/s设计，在更老工艺下达到更高数据率。
▸采用自适应均衡技术，能够根据信道特性自动调整均衡参数，提升信号完整性。
ISSCC 2017Session 29Wireline I/O
该论文提出了一种用于非对称链路（如内存接口和显示驱动器）的16Gb/s线缆收发器，采用集成脉冲宽度调制（iPWM）实现相位域均衡，在发射端完成全部均衡，从而简化接收端设计。相比传统分段FFE，该方案降低了功耗和面积开销，实现了3.6pJ/b的能效。
▸提出相位域均衡（iPWM）方案，通过脉冲宽度调制在发射端实现均衡，无需传统多段FFE的大量分段和预驱动器。
▸发射端集成均衡功能，使接收端不需要或仅需少量均衡，适合非对称链路应用。
ISSCC 2017Session 23Memory65nm CMOS
该论文提出了一种基于时间的接收器（time-based receiver），并集成了2抽头判决反馈均衡器（DFE），用于移动DRAM接口的低电压单端收发器。在0.8V 65nm CMOS工艺下，实现了12Gb/s/pin的数据率，解决了低供电电压下高速率接收的难题。
▸提出基于时间的接收器架构，利用时间域处理替代传统电压域处理，提升低电压下的接收速度。
▸集成2抽头DFE，有效补偿信道损耗，在0.8V低电压下实现12Gb/s/pin单端传输。
ISSCC 2016Session 23Wireline I/O
本文提出了一种结合1阶IIR DFE和1阶离散时间DFE的均衡器架构，在16Gb/s速率下成功补偿28dB信道损耗。同时，设计了一种基于边缘检测的自适应算法，实现了5μs的快速收敛且无需额外高速硬件。
▸提出IIR DFE与离散时间DFE的组合结构，有效消除长尾后光标码间干扰。
▸采用基于边缘检测的自适应算法，实现快速收敛（5μs）并降低硬件复杂度。
ISSCC 2016Session 23Wireline I/O65nm/0.18µm CMOS
该论文针对下一代8K电视显示面板接口的数据速率超过140Gb/s的需求，设计了一款6Gb/s的3抽头前馈均衡（FFE）发射机和5抽头判决反馈均衡（DFE）接收机，采用65nm/0.18µm CMOS工艺，解决了大屏幕高通道损耗下的高速均衡问题。
▸提出3-tap FFE发射机和5-tap DFE接收机组合的均衡方案，适用于8K显示接口的高速数据传输。
▸采用65nm/0.18µm混合CMOS工艺，在保证高性能的同时兼顾成本与功耗。
ISSCC 2015Session 3Wireline I/O65nm CMOS
本文提出了一种10Gb/s混合ADC接收器，集成了3抽头模拟前馈均衡器（FFE）和动态使能的数字均衡器（DFE），解决了高速串行链路中的符号间干扰问题。通过32路时间交织架构和循环展开技术，实现了312.5MHz时钟下的10Gb/s操作。
▸提出混合ADC接收器架构，将模拟FFE与数字DFE结合，支持从全前光标到全后光标均衡抽头的动态组合控制。
▸采用循环展开架构和流水线寄存器组，满足数字3抽头DFE的关键反馈时序路径，实现全合成数字均衡器。
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