ISSCC 2016Session 3Wireline I/O28nm CMOS
本文提出了一种用于50dB损耗铜缆的25Gb/s多标准串行链路收发器，采用28nm CMOS工艺，通过自适应均衡和时钟恢复技术解决了高速数据传输中的信号衰减问题。
▸提出了一种支持多标准的自适应均衡器，能够补偿高达50dB的信道损耗。
▸采用低功耗时钟和数据恢复电路，实现了25Gb/s的高速数据传输。
ISSCC 2016Session 3Wireline I/O28nm CMOS
本文提出了一款基于ADC的PAM-4模拟前端芯片，采用28nm CMOS工艺，集成了可编程增益控制和模拟峰值增强功能，实现了320mW功耗下32Gb/s的数据传输速率，解决了高速有线通信中信道损伤补偿和带宽效率问题。
▸首次在PAM-4 ADC前端中集成可编程增益控制与模拟峰值增强，优化了信号动态范围和带宽。
▸采用8位ADC和DSP架构，在极低功耗（320mW）下实现32Gb/s高速率传输。
ISSCC 2016Session 3Wireline I/O32nm CMOS SOI
该论文设计了一个25Gb/s的基于ADC的串行线接收器，采用32nm CMOS SOI工艺，旨在解决高速串行通信中模拟电路对工艺、电压、温度（PVT）敏感的问题。通过数字基带处理替代传统模拟均衡，实现了PVT无关的高性能接收。
▸采用ADC-based架构实现25Gb/s高速串行接收，利用数字信号处理替代模拟均衡，提升PVT鲁棒性。
▸在32nm CMOS SOI工艺中集成高速ADC和数字均衡器，实现低功耗、小面积的高性能接收。
ISSCC 2016Session 23Wireline I/O
该论文提出了一种采用极简设计方法的40Gb/s有线接收器，通过减少数据路径和时钟路径中的级数来降低功耗并提高带宽，实现了0.35mW/Gb/s的功率效率，显著优于传统接收器。
▸采用极简主义设计，避免前端连续时间线性均衡器（CTLE）中的多级结构，减少功耗和带宽限制。
▸不使用正交振荡器，简化时钟路径以降低功耗。
ISSCC 2016Session 23Wireline I/O
本文提出了一种结合1阶IIR DFE和1阶离散时间DFE的均衡器架构，在16Gb/s速率下成功补偿28dB信道损耗。同时，设计了一种基于边缘检测的自适应算法，实现了5μs的快速收敛且无需额外高速硬件。
▸提出IIR DFE与离散时间DFE的组合结构，有效消除长尾后光标码间干扰。
▸采用基于边缘检测的自适应算法，实现快速收敛（5μs）并降低硬件复杂度。
ISSCC 2016Session 23Wireline I/O14nm FinFET
本文提出了一种采用14nm FinFET工艺实现的30Gb/s接收数据路径，功耗仅0.8pJ/b，适用于短距离铜信道通信。该设计满足了CEI-28G-VSR标准对低功耗均衡器的需求，实现了低于1pJ/b的能效目标。
▸在14nm FinFET工艺中实现了30Gb/s速率下0.8pJ/b的超低功耗接收数据路径。
▸针对短距离铜信道的高损耗（10-12dB）设计了高效均衡方案，满足CEI-28G-VSR标准。
ISSCC 2016Session 23Wireline I/O0.13μm BiCMOS
该论文提出了一款双通道64Gbaud线性差分跨阻放大器，采用0.13μm BiCMOS工艺，实现了10kΩ跨阻增益和5%总谐波失真，并集成了自动增益控制功能，解决了长距离光通信中高线性度、低噪声前端的需求。
▸采用双通道架构实现64Gbaud的高符号率，支持400Gb/s以太网标准。
▸通过自动增益控制（AGC）在10kΩ高增益下保持5%的低总谐波失真（THD），确保线性度。
ISSCC 2016Session 23Wireline I/O55nm BiCMOS (电子部分) 和 PIC25G (硅光子部分)
该论文提出了一种采用3D集成技术将硅光子器件与55nm BiCMOS电子电路集成的56Gb/s发射机，解决了数据中心高带宽互连中的功耗效率问题。通过优化光子和电子器件的协同设计，实现了300mW功耗下的56Gb/s数据传输。
▸采用3D集成技术将硅光子集成电路（PIC）与BiCMOS电子电路集成，实现了50Gbaud信号速率的高效光发射。
▸在55nm BiCMOS工艺中设计了低功耗驱动器，与硅光子调制器协同优化，达到300mW功耗下56Gb/s的速率。
ISSCC 2016Session 23Wireline I/O65nm/0.18µm CMOS
该论文针对下一代8K电视显示面板接口的数据速率超过140Gb/s的需求，设计了一款6Gb/s的3抽头前馈均衡（FFE）发射机和5抽头判决反馈均衡（DFE）接收机，采用65nm/0.18µm CMOS工艺，解决了大屏幕高通道损耗下的高速均衡问题。
▸提出3-tap FFE发射机和5-tap DFE接收机组合的均衡方案，适用于8K显示接口的高速数据传输。
▸采用65nm/0.18µm混合CMOS工艺，在保证高性能的同时兼顾成本与功耗。
ISSCC 2016Session 23Wireline I/O14nm CMOS
本文提出了一种采用14nm CMOS工艺实现的32Gb/s双向4通道电容耦合链路，每比特能耗仅为4pJ/b，用于近程通信。该设计解决了传统电感耦合采样率低和传输线耦合带宽受限的问题，实现了高能效高速连接。
▸采用电容耦合实现近程通信，避免了电感自谐振导致的采样率限制，同时支持双向传输。
▸4通道并行架构在14nm CMOS工艺下实现32Gb/s总数据率，每比特能耗仅4pJ/b，显著优于传统方案。
ISSCC 2016Session 23Wireline I/O65nm CMOS
该论文提出了一种采用动态电压频率缩放（DVFS）和快速开关技术的源同步收发器，在65nm CMOS工艺中实现了16Mb/s至8Gb/s的宽数据率范围，并将能效从14.1pJ/b降低至5.9pJ/b。通过DVFS根据数据率调整供电电压，结合快速开关模式，解决了传统串行链路在低数据率下能效低的问题。
▸采用动态电压频率缩放（DVFS）技术，根据数据率动态调整供电电压，使功耗随数据率近似二次方下降，显著提升能效。
▸引入快速开关（Rapid On/Off）模式，支持突发操作，进一步降低空闲功耗，实现宽数据率范围下的高效能。
ISSCC 2016Session 10Wireline I/O32nm SOI CMOS
该论文提出了一种12至26GHz的分数-N锁相环，采用双连续调谐LC-D/VCO架构，解决了宽带PLL中频率调谐范围与相位噪声之间的权衡问题。通过双VCO的连续调谐，避免了传统多频带切换带来的校准复杂度和噪声退化。
▸提出双连续调谐LC-D/VCO架构，实现12-26GHz的宽频率覆盖，无需频带切换校准。
▸采用分数-N锁相环设计，结合双VCO的连续调谐特性，在宽调谐范围内保持低相位噪声。
ISSCC 2016Session 10Wireline I/O
本文提出了一种基于环形VCO的注入锁定时钟倍频器，通过连续校准机制实现PVT鲁棒性。该设计在185fs rms集成抖动和-245dB FOM下，解决了传统ILCM对PVT变化敏感的问题。
▸提出连续校准方案，无需额外PLL即可实现PVT鲁棒性。
▸在环形VCO中实现低抖动性能，达到185fs rms集成抖动。
ISSCC 2016Session 10Wireline I/O
本文提出了一种带有前馈多音调杂散消除环路的分数-N数字PLL，有效降低了分数杂散和参考杂散，实现了<-73dBc的分数杂散和<-110dBc的参考杂散，解决了PLL中杂散干扰问题。
▸提出前馈多音调杂散消除环路，可同时抑制多个频率的杂散。
▸在分数-N数字PLL架构中实现，无需额外模拟电路，节省功耗和面积。
ISSCC 2016Session 10Wireline I/O28nm CMOS
该论文提出了一种在28nm CMOS工艺下实现的12Gb/s、0.9mW/Gb/s宽带宽注入型时钟数据恢复(CDR)电路，通过数字频率控制算法实现了无参考频率的频率捕获，解决了传统CDR需要外部参考时钟的问题。
▸提出了一种数字频率控制算法，使注入锁定振荡器(ILO)能够实现宽捕获范围的无参考频率捕获。
▸采用宽带宽注入型CDR架构，在12Gb/s数据率下实现了0.9mW/Gb/s的低功耗性能。
ISSCC 2016Session 10Wireline I/O28nm CMOS
该论文提出了一种用于100BASE-T1汽车以太网的模拟前端，在28nm CMOS工艺中实现，解决了单对非屏蔽双绞线（UTP）上的高速数据传输问题，并支持通过数据线供电（PoDL）。
▸采用创新的模拟前端架构，实现了在单对UTP上的100Mbps以太网通信。
▸集成了PoDL功能，简化了汽车网络布线。
ISSCC 2016Session 10Wireline I/O28nm CMOS
A 38mW 40Gb/s 4-Lane Tri-Band PAM-4 / 16QAM Transceiver in 28nm CMOS for High-Speed Memory Interface
提出一种三频带PAM-4/16QAM混合调制的4通道收发机，在28nm CMOS工艺下实现40Gb/s数据率且功耗仅38mW，旨在解决高速内存接口的带宽和能效瓶颈。
▸采用三频带（Tri-Band）PAM-4与16QAM混合调制方案，在保持高频谱效率的同时降低功耗。
▸通过4通道并行架构和低功耗电路技术，实现40Gb/s总速率下仅38mW的超低功耗。
ISSCC 2016Session 10Wireline I/O28nm CMOS
本文提出了一种用于多芯片模块（MCM）封装的引脚高效前向时钟CNRZ-5编码串行器/解串器（SerDes），在28nm CMOS工艺中实现了每线20.83Gb/s的数据速率和0.94pJ/bit的能效，支持长达12mm的传输距离。该设计解决了高密度存储器接口和大芯片分割等应用中高速信号在封装基板上传输的挑战。
▸采用CNRZ-5编码技术，提高引脚效率，在相同引脚数下实现更高数据吞吐量。
▸前向时钟架构简化了接收端的时钟恢复，降低了功耗和复杂度。
ISSCC 2015Session 3Wireline I/O65nm CMOS
本文提出了一种采用自动相位校准的源同步收发器，在65nm CMOS工艺下实现了0.45-0.7V的低电压供电和1-6Gb/s的数据率。该设计通过自动相位校准技术克服了低电压下多相时钟生成对器件失配的敏感性，从而在宽电压范围内达到0.29-0.58pJ/b的高能效。
▸提出自动相位校准技术，能够自动补偿低电压下多相时钟的相位失配，确保收发器正常工作。
▸采用源同步架构，结合低电压和并行化设计，在宽电压范围内实现宽数据率（1-6Gb/s）的高能效传输。
ISSCC 2015Session 3Wireline I/O65nm CMOS
该论文提出了一种7Gb/s快速开关嵌入式时钟串行链路收发器，实现了20ns的上电时间和740μW的关断功耗，旨在通过突发模式通信实现能量比例操作，降低数据中心和移动接口的功耗。
▸提出快速上电/关断的嵌入式时钟串行链路架构，上电时间仅20ns，关断功耗低至740μW。
▸采用能量比例操作策略，在空闲时完全关断链路，仅在需要时快速唤醒，显著降低平均功耗。
ISSCC 2015Session 3Wireline I/O65nm CMOS
本文提出了一种10Gb/s混合ADC接收器，集成了3抽头模拟前馈均衡器（FFE）和动态使能的数字均衡器（DFE），解决了高速串行链路中的符号间干扰问题。通过32路时间交织架构和循环展开技术，实现了312.5MHz时钟下的10Gb/s操作。
▸提出混合ADC接收器架构，将模拟FFE与数字DFE结合，支持从全前光标到全后光标均衡抽头的动态组合控制。
▸采用循环展开架构和流水线寄存器组，满足数字3抽头DFE的关键反馈时序路径，实现全合成数字均衡器。
ISSCC 2015Session 3Wireline I/O14nm CMOS
本文提出一款采用14nm CMOS工艺的16-40Gb/s四分之一速率NRZ/PAM4双模式发射机，解决了高速SerDes中需要同时支持多种调制格式和宽频率范围的问题，避免了开发多个IP。
▸支持NRZ和PAM4双模式调制，覆盖16-40Gb/s宽数据率范围
▸采用四分之一速率架构，降低时钟频率和功耗
ISSCC 2015Session 3Wireline I/O28nm CMOS
该论文提出了一种采用8位18GS/s DAC的36Gb/s PAM4发射机，解决了高速串行链路中信道、封装和芯片寄生效应带来的信号完整性问题。通过PAM4调制和高速DAC设计，实现了更高的数据传输速率。
▸采用8位18GS/s DAC实现PAM4信号生成，支持36Gb/s数据速率。
▸针对高速链路中的阻抗不连续和寄生电容问题进行了优化设计。
ISSCC 2015Session 3Wireline I/O20nm CMOS
本文提出了一款在20nm CMOS工艺下实现的0.5至32.75Gb/s灵活范围有线收发器，旨在解决FPGA中高速背板收发器的性能可扩展性、高可用性和灵活架构等关键问题。通过创新的接收机及时钟电路技术，满足了通信和存储系统对带宽日益增长的需求。
▸实现了从0.5Gb/s到32.75Gb/s的宽数据速率范围，支持灵活范围（flexible-reach）传输，适应不同信道损耗。
▸采用20nm CMOS工艺，利用先进节点实现了高速率与低功耗的平衡，并集成了接收机均衡和时钟数据恢复创新技术。
ISSCC 2015Session 3Wireline I/O
本文提出一种多标准背板信号调理器，采用自适应模式匹配的36抽头判决反馈均衡器，支持0.3至28Gb/s的数据速率，并实现185fsrms的低抖动和40dB的信道损耗补偿。
▸提出多标准自适应信号调理架构，覆盖0.3-28Gb/s宽数据速率范围。
▸采用自适应模式匹配的36抽头DFE，通过优化抽头系数有效消除码间干扰和反射。
ISSCC 2015Session 3Wireline I/O28nm CMOS
本文提出一款28Gb/s多标准串行链路收发器，采用28nm CMOS工艺，用于背板应用。通过14-tap自适应判决反馈均衡器（DFE）和5-tap前馈均衡器（FFE）补偿高达30dB的奈奎斯特损耗，避免了功耗高的模数转换器（ADC），实现了低功耗和面积高效。
▸采用14-tap自适应DFE和5-tap FFE的均衡架构，在不使用ADC的情况下补偿30dB信道损耗。
▸支持OIF CEI-25G、CEI-28G、IEEE 802.3bj 100G-KR4等多标准，适用于背板应用。
ISSCC 2015Session 22Wireline I/O
该论文提出了一种基于1310nm波长的3D集成硅光子马赫-曾德尔发射机，采用多级CMOS驱动器，总功耗仅275mW，实现了6dB的调制性能。旨在解决数据中心和高性能计算中高能效、低成本高速互连的需求。
▸首次将硅光子马赫-曾德尔调制器与CMOS驱动器通过3D集成技术实现单片化，降低了寄生效应和功耗。
▸设计了一种多级CMOS驱动器架构，在低功耗下实现高速调制，总功耗仅275mW。
ISSCC 2015Session 22Wireline I/O0.13μm SiGe BiCMOS
本文提出了一款24-35Gb/s四通道VCSEL驱动芯片，集成了多速率无参考时钟的时钟数据恢复电路。该芯片采用双环混合CDR结构，实现了宽调谐范围的多速率操作，解决了高密度光互连中多VCO占用面积大的问题。
▸采用双环混合CDR架构，实现多速率操作且无需参考时钟
▸通过共享VCO或优化VCO布局，减小面积以支持高密度光互连
ISSCC 2015Session 22Wireline I/O0.13μm SiGe BiCMOS
该论文提出了一种采用0.13μm SiGe BiCMOS工艺的四通道25.78Gb/s重定时器IC，用于光链路。它解决了多通道高速光链路中无需外部时钟的重定时问题，通过集成参考时钟-less的时钟数据恢复（CDR）电路，实现了高密度、低功耗的收发器。
▸实现了每通道25.78Gb/s的四通道参考时钟-less重定时器，无需外部时钟源。
▸采用0.13μm SiGe BiCMOS工艺，在高速率下实现低功耗和高集成度。
ISSCC 2015Session 22Wireline I/O
本文提出一种25Gb/s、4.4V摆幅的交流耦合硅光子微环发射器，集成了2-tap非对称前馈均衡和动态热调谐技术，解决了高数据率下微环调制器的非线性和热稳定性问题，实现了低功耗、高速的WDM光互连。
▸采用交流耦合驱动架构实现25Gb/s、4.4V大摆幅输出，克服传统直流耦合的功耗和速度瓶颈。
▸引入2-tap非对称前馈均衡（FFE）补偿微环调制器的非线性响应，提高眼图质量。
ISSCC 2015Session 22Wireline I/O
该论文提出了一种基于WDM环的4×20Gb/s混合CMOS硅光子收发器，解决了短距离光链路中高带宽和低成本的需求。通过集成硅光子器件和CMOS电子电路，实现了高聚合收发器带宽。
▸采用WDM环结构实现4通道20Gb/s的并行光收发，提高了带宽密度。
▸混合集成CMOS电子电路与硅光子器件，降低了系统成本和功耗。
ISSCC 2015Session 22Wireline I/O
提出一种24Gb/s、0.71pJ/b的硅光子源同步接收器，通过自适应均衡和微环波长稳定技术，解决高速光互连中的能耗和波长稳定性问题。
▸采用源同步接收器架构实现低功耗高速数据传输
▸集成自适应均衡器补偿信道损耗
ISSCC 2015Session 22Wireline I/O28nm FDSOI CMOS
本文提出一种4-11GHz注入锁定四分之一速率时钟方案，用于自适应光学接收机，在28nm FDSOI工艺中实现153fJ/b的能效，解决了注入锁定振荡器锁定范围窄的问题。
▸设计具有宽锁定范围（4-11GHz）的环形注入锁定振荡器，适用于宽带应用。
▸利用注入锁定振荡器直接产生四分之一速率正交时钟，无需分频器，降低功耗和面积。
ISSCC 2015Session 22Wireline I/O28nm CMOS and SOI
该论文提出了一种在28nm CMOS和SOI平台上实现的25Gb/s混合集成硅光子收发器，解决了高速光互连中的功耗和集成度问题。通过将硅光子器件与CMOS电子电路混合集成，实现了低功耗、高速率的数据传输。
▸采用28nm CMOS与SOI硅光子工艺的混合集成方案，实现了25Gb/s的高速光收发。
▸通过优化光器件和电路设计，降低了功耗并提高了集成度。
ISSCC 2015Session 22Wireline I/O
该论文提出了一种25Gb/s的突发模式接收器，用于快速可重构光网络，解决了现有光开关技术（如MEMS）重构时间慢（毫秒级）的问题，实现了纳秒级重构。
▸提出了一种支持25Gb/s突发模式接收的电路架构，能够快速锁定和恢复数据。
▸实现了纳秒级重构时间，显著提升了光网络的灵活性和效率。
ISSCC 2015Session 10Wireline I/O32nm SOI CMOS
该论文提出了一种在32nm SOI CMOS工艺中实现的13.1至28GHz分数-N锁相环（PLL），通过引入ΔΣ噪声消除方案来抑制分数-N合成中的确定性噪声分量，从而在宽调谐范围内生成干净的时钟信号，适用于可重构无线电和雷达等噪声敏感应用。
▸提出了宽调谐范围（13.1-28GHz）的分数-N PLL架构，覆盖多个频段。
▸设计了ΔΣ噪声消除方案，有效降低分数-N PLL中的确定性相位噪声。
ISSCC 2015Session 10Wireline I/O
本文提出了一种使用近地预失真开关电容环路滤波器的宽带分数N环形PLL，解决了在低电源电压下相位插值器线性度和噪声受限的问题。通过相关双采样技术，该滤波器有效维持了电荷泵的输出性能，实现了低抖动和精细频率分辨率。
▸提出近地预失真开关电容环路滤波器，替代传统相位插值器进行量化噪声消除，改善了低电压下的线性度。
▸采用相关双采样技术，保持电荷泵输出稳定性，降低噪声。
ISSCC 2015Session 10Wireline I/O65nm CMOS
该论文提出了一种全数字的PVT不敏感注入锁定时钟乘法器，工作频率为6.75-8.25GHz，功耗仅2.25mW，实现了190fsrms的集成抖动。通过全数字技术解决了传统注入锁定振荡器对工艺、电压和温度变化敏感的问题。
▸提出全数字PVT不敏感技术，使注入锁定时钟乘法器能在宽PVT范围内保持低抖动性能
▸采用全数字架构替代传统模拟电路，降低了功耗并提高了集成度
ISSCC 2015Session 10Wireline I/O14nm FinFET SOI CMOS
该论文在14nm FinFET工艺中实现了一种连续时间线性均衡器(CTLE)，采用可编程有源峰值晶体管阵列来控制高频增益峰化，并高效接口到电流求和级（用于决策反馈均衡器的系数叠加），实现了16Gb/s的数据速率和2mW/Gb/s的功耗效率。
▸提出可编程有源峰值晶体管阵列，通过调节晶体管偏置实现CTLE高频增益峰值的灵活控制。
▸设计CTLE与电流求和级的接口，支持DFE系数的线性模拟叠加，适用于多路交错结构。
ISSCC 2015Session 10Wireline I/O14nm tri-gate CMOS
该论文提出了一种采用不等化MM-CDR的2.5-10Gb/s串行链路，在14nm三栅极CMOS工艺中实现，解决了在先进逻辑工艺中实现模拟功能的挑战，并实现了5.9pJ/b的高能效。
▸采用不等化Muller-Mueller CDR（MM-CDR）技术，无需均衡器即可实现数据恢复，降低了功耗和设计复杂度。
▸在14nm tri-gate CMOS逻辑优化工艺中成功实现了高性能模拟电路，克服了传统模拟设计在先进工艺中的困难。
ISSCC 2015Session 10Wireline I/O
该论文提出了一种用于多分支内存接口的5.8Gb/s自适应积分双二进制DFE接收器。通过积分双二进制均衡器结合DFE抽头消除码间干扰，并采用基于SS-LMS的自适应算法实现精确均衡，解决了高速低延迟数据访问中的信号完整性挑战。
▸提出积分双二进制均衡器与DFE结合的结构，通过求和积分器同时处理双二进制信号和DFE抽头信号，有效消除ISI和高频噪声。
▸设计抽头嵌入双二进制解码器，在双二进制到二进制转换过程中嵌入额外DFE抽头，进一步消除残余ISI。
ISSCC 2015Session 10Wireline I/O40nm CMOS
该论文提出一种混合NRZ/多音调串行数据收发器，用于多分支内存接口，在40nm CMOS工艺下实现7.5mW功耗和7.5Gb/s数据率，解决了多分支总线中的带宽和功耗挑战。
▸提出混合NRZ与多音调调制方案，结合两种信号优势以提升多分支信道下的数据率。
▸设计低功耗收发器架构，通过优化电路和信号处理技术，在满足7.5Gb/s速率的同时仅消耗7.5mW功率。
ISSCC 2015Session 10Wireline I/O40nm CMOS
该论文提出了一种基于FSK调制的塑料波导通信链路，采用40nm CMOS工艺实现，旨在解决毫米波频段自由空间路径损耗过高的问题。通过使用低成本的塑料波导作为定向信道，实现了高数据率传输。
▸首次在40nm CMOS中实现基于塑料波导的FSK通信链路，利用波导的低损耗特性替代传统天线。
▸提出了一种适用于毫米波频段的低成本、高定向性信道方案，有效克服自由空间路径损耗。
ISSCC 2015Session 10Wireline I/O
该论文提出了一种用于模块化智能手机的非接触式接口，通过双传输线耦合器和电磁耦合技术，在5mm距离内实现6Gb/s的数据传输速率和6pJ/b的能效，解决了模块间高速、低功耗无线连接的问题。
▸提出双传输线耦合器结构，增强近场耦合效率，支持5mm非接触距离传输。
▸采用电磁耦合技术结合低功耗电路设计，实现6pJ/b的能效，适用于模块化手机的灵活组装。
ISSCC 2014Session 8Wireline I/O
该论文提出了一种用于光互连的40Gb/s VCSEL过驱动集成电路，通过群延迟可调预加重技术提升高频响应，解决了传统电互连带宽瓶颈问题，实现了高速率串行数据传输。
▸采用过驱动技术增强VCSEL的高频响应，突破现有VCSEL的速率限制
▸提出群延迟可调预加重方案，补偿光通道色散，提升信号完整性
ISSCC 2014Session 8Wireline I/O0.18µm CMOS
本文提出了一种在0.18µm CMOS工艺下实现的8.2-10.3Gb/s全速率线性参考less时钟数据恢复（CDR）电路，无需频率检测器。通过创新的架构设计，解决了传统参考less CDR在频率捕获与相位锁定转换过程中的鲁棒性问题，同时简化了系统复杂度。
▸提出了一种无需频率检测器的全速率线性参考less CDR架构，避免了传统双环架构中频率捕获与相位锁定转换的鲁棒性问题。
▸在0.18µm CMOS工艺下实现了8.2-10.3Gb/s的宽工作范围，且无需外部参考时钟或电容阵列调谐。
ISSCC 2014Session 8Wireline I/O28nm CMOS
该论文提出了一种用于千兆以太网的全双工线路驱动器，采用轨到轨Class-AB输出级架构，在28nm CMOS工艺中实现。主要解决了传统线路驱动器在高电压电源下功耗高的问题，实现了全双工操作，降低了功耗。
▸提出了一种支持轨到轨全双工操作的线路驱动器架构，允许在满摆幅下同时发送和接收信号。
▸采用Class-AB输出级，在保持高线性度的同时提高了功率效率。
ISSCC 2014Session 8Wireline I/O40nm CMOS
本文描述了一款用于四端口10GBASE-T收发器芯片的模拟前端(AFE)，在40nm CMOS工艺下实现了低于1.75W的全双工10Gb/s以太网传输。该设计解决了高密度网络交换机对小尺寸、高能效收发器的需求。
▸采用低功耗模拟前端设计，实现每端口低于1.75W的功耗，适用于四端口集成。
▸通过紧凑的电路布局和封装技术（23×23mm² BGA），在40nm工艺下实现小尺寸全双工10GBASE-T收发器。
ISSCC 2014Session 8Wireline I/O28nm CMOS
该论文提出了一种共享电感结构的光接收机，在28nm CMOS工艺下实现了28Gb/s的数据率和1pJ/b的能效，同时将芯片面积减少了56%，解决了传统电感峰化占用面积大的问题。
▸提出共享电感结构，有效减少芯片面积56%
▸实现28Gb/s高速率且能效仅1pJ/b
ISSCC 2014Session 8Wireline I/O28nm LP-CMOS
本文提出了一种功率可伸缩的7抽头FIR均衡器，采用可调有源延迟线，用于10-25Gb/s多模光纤的电子色散补偿。该设计在28nm LP-CMOS工艺中实现，解决了多模光纤中因模式色散导致信道响应变化大、均衡困难的问题。
▸提出可调有源延迟线结构，支持均衡器抽头延时动态调整，适应不同光纤信道。
▸实现功率可伸缩的7抽头FIR均衡器，在10-25Gb/s数据速率下可动态调节功耗。