ISSCC 2014Session 8Wireline I/O65nm CMOS
该论文提出了一种12×5二维光学I/O阵列，用于实现600Gb/s的芯片间互连，解决了传统电互连在带宽和功耗方面的瓶颈问题。通过在65nm CMOS工艺中集成光学收发器阵列，实现了高密度、高带宽的光学互连。
▸提出12×5二维光学I/O阵列架构，实现60通道并行传输，总带宽达600Gb/s。
▸采用光学通孔（optical vias）技术耦合透镜阵列，提高了光耦合效率并简化了封装。
ISSCC 2014Session 8Wireline I/O90nm CMOS
本文提出一种带非线性电子色散补偿器（EDC）的时钟数据恢复（CDR）集成电路，用于补偿直接调制分布式反馈激光器（DML）因频率啁啾引起的色散，从而以较低成本实现超过20km的光纤链路传输。该芯片采用90nm CMOS工艺，支持6Gb/s的数据速率。
▸提出非线性电子色散补偿器与CDR集成，有效补偿DML的啁啾色散效应。
▸采用90nm CMOS工艺实现6Gb/s低成本收发器方案，替代昂贵的EML。
ISSCC 2014Session 2Wireline I/O
该论文提出了一种背景校准技术，用于控制数字锁相环（DPLL）的带宽，解决了因工艺、电压、温度变化以及频率调谐范围变化导致的带宽不稳定的问题。通过校准时间/数字转换器（TDC）和数控振荡器（DCO）的增益，实现了带宽的精确控制。
▸提出了一种背景校准技术，能够在DPLL工作过程中实时调整带宽，无需中断操作。
▸针对单比特TDC（即bang-bang鉴相器）的非线性增益问题，提出了有效的校准方法。
ISSCC 2014Session 2Wireline I/O20nm CMOS
该论文提出了一种基于脉冲位置调制（PPM）的相位噪声降低技术，用于2至16GHz注入锁定环形振荡器，解决了传统环形振荡器相位噪声高、面积大的问题，实现了宽频率范围的低抖动时钟生成。
▸提出脉冲位置调制（PPM）技术，通过调制注入脉冲的位置来降低环形振荡器的相位噪声。
▸实现了2至16GHz的宽频率范围覆盖，适用于FPGA中的高速收发器。
ISSCC 2014Session 2Wireline I/O65nm CMOS
该论文提出了一种系数误差鲁棒的前馈均衡发射机（B-FFE TX），用于大规模并行链路，通过利用信道损耗抑制由系数误差引起的眼图扰动，无需校准即可实现230%的眼图变化改善。解决了纳米工艺下校准开销大的问题。
▸提出系数误差鲁棒的B-FFE架构，利用信道损耗自然抑制眼图扰动，免除校准需求。
▸在65nm CMOS工艺中实现230%眼图变化改善，无需额外校准电路，降低硬件成本。
ISSCC 2014Session 2Wireline I/O65nm CMOS
本文提出了一种基于DLL的无参考时钟数据恢复电路，采用模式依赖的时钟嵌入信号技术，用于面板内接口。该设计在9Gb/s速率下仅消耗5.67mW功耗，解决了传统CDR需要参考时钟或额外时钟通道的问题。
▸提出模式依赖的时钟嵌入信号（PD-CES）技术，利用数据流中的特定模式嵌入时钟信息，实现宽范围时钟捕获。
▸采用基于DLL的CDR架构，无需PLL或外部参考时钟，降低了功耗和复杂度。
ISSCC 2014Session 2Wireline I/O65nm CMOS
本文提出了一种在65nm CMOS工艺下实现的3抽头判决反馈均衡器（DFE），能够在0.7V低供电电压下达到16Gb/s的数据速率，并实现0.25pJ/b的高能效。该设计解决了高速串行链路中低压下均衡电路的能效挑战。
▸提出了一种低电压（0.7V）下工作的3抽头DFE架构，实现了16Gb/s的高速数据传输。
▸通过电路设计优化，在65nm CMOS节点达到了0.25pJ/b的极低能耗，显著提升了能效。
ISSCC 2014Session 2Wireline I/O
本文提出了一种半速率25Gb/s CMOS均衡器，功耗仅5.8mW，效率达0.232mW/Gb/s，远低于1mW/Gb/s的常规目标。通过采用电荷转向技术，解决了高速率下功率-速度权衡的挑战，适用于100GbE等多通道接收机。
▸采用电荷转向技术实现低功耗均衡器，显著降低功耗。
▸半速率架构设计，在25Gb/s速率下实现5.8mW超低功耗。
ISSCC 2014Session 2Wireline I/O65nm CMOS
本文针对400GbE系统，在65nm CMOS工艺上实现了60Gb/s的NRZ和PAM4发射器，采用树形4:1复用器和60GHz PLL自适应相位对齐技术，解决了高速数据传输的带宽需求。
▸在65nm CMOS中实现了60Gb/s的高速发射器，支持NRZ和PAM4两种调制方式。
▸采用树形4:1复用器结构，降低功耗和面积。
ISSCC 2014Session 2Wireline I/O40nm CMOS
本文提出了一款用于100GbE Gearbox PHY的低功耗四通道20-28Gb/s收发器，采用40nm CMOS工艺，功耗仅780mW，解决了100Gb/s系统高功耗的挑战。
▸采用低抖动发射机设计，降低时钟抖动对信号质量的影响。
▸使用半速率校准接收机切片器，提高接收灵敏度和数据恢复精度。
ISSCC 2014Session 2Wireline I/O
提出一种28Gb/s 560mW的多标准SerDes，采用单级模拟前端和14抽头判决反馈均衡器，支持OIF CEI-25G-LR等多种高速标准，解决了高速率下的均衡和功耗挑战。
▸采用单级模拟前端结构，降低功耗和复杂度
▸14抽头判决反馈均衡器实现高符号间干扰抑制
ISSCC 2013Session 7Wireline I/O0.18µm SiGe-BiCMOS
本文设计了一款10Gb/s、6Vpp差分调制器驱动器，采用0.18µm SiGe-BiCMOS工艺，用于硅光子发射机。该驱动器解决了高速光通信中需要高电压摆幅驱动硅光调制器的问题。
▸实现了10Gb/s数据率下6Vpp差分输出摆幅，满足硅光调制器的高驱动电压需求
▸采用0.18µm SiGe-BiCMOS工艺，在高速与高电压之间取得良好折中
ISSCC 2013Session 7Wireline I/O
该论文提出了一种采用判决反馈均衡和无限脉冲响应均衡（DFE-IIR）的光接收器，用于解决高速光互连中的符号间干扰问题。通过结合DFE与IIR滤波器，实现了低功耗、高灵敏度的光接收，适用于芯片间光互连。
▸将DFE与IIR均衡结合用于光接收器，相比传统均衡器更有效地补偿信道失真。
▸针对硅光子学平台设计，在保持高灵敏度的同时实现低功耗，适用于未来高带宽计算系统。
ISSCC 2013Session 7Wireline I/O40nm CMOS
本文提出了一种20Gb/s的NRZ/PAM-4发射机，采用40nm CMOS工艺实现，用于驱动0.13µm CMOS硅光调制器。通过使用较小的反相器降低段电容以及利用随机数据减少有效电容，实现了显著的功耗节省。
▸采用40nm CMOS工艺实现20Gb/s NRZ/PAM-4双模发射机驱动硅光调制器
▸通过优化反相器尺寸和利用数据随机性降低段电容和有效电容，实现功耗节省（仿真显示二进制PAM-16相比NRZ节省82.5%功率）
ISSCC 2013Session 7Wireline I/O45nm CMOS
该论文提出了一种单片集成的光学载流子注入环形调制器及其全数字驱动电路，实现了2.5Gb/s的数据速率和1.23pJ/b的能效，解决了硅光子互连中高带宽密度和低能耗的需求。
▸首次在单片集成平台上实现载流子注入环形调制器与全数字驱动电路的协同设计，避免了混合集成带来的寄生和功耗问题。
▸采用全数字驱动架构，无需模拟放大器，显著降低了功耗和面积。
ISSCC 2013Session 7Wireline I/O
本文提出了一种基于环形谐振器的硅光子收发器，通过偏置波长稳定和自适应功率灵敏度技术解决了环形谐振器在硅光子链路中的可靠性和鲁棒性挑战。该设计实现了距离无关的带宽扩展，适用于波分复用系统。
▸提出基于偏置的波长稳定技术，无需额外热调谐即可补偿工艺和温度变化引起的谐振波长漂移。
▸引入自适应功率灵敏度机制，根据链路条件动态调整接收器灵敏度，优化功耗与性能平衡。
ISSCC 2013Session 7Wireline I/O
本文提出了一种基于盲波特率ADC的时钟数据恢复(CDR)电路，通过数字域处理接收数据，减少了对模拟前端的需求。该设计解决了时钟偏斜导致的抖动和增益失配问题，并采用可变延迟补偿技术。
▸采用盲波特率ADC实现CDR，无需模拟锁相环，简化了接收机架构。
▸通过可变延迟补偿时钟偏斜，有效抑制了高频周期性抖动和增益失配。
ISSCC 2013Session 7Wireline I/O
Note that ISS is properly biased by constant IR circuit, whose on-chip resistor experiences the same variation as RD does. With RB and CB providing unaltered bias point to M2, signal current Iin flows
ISSCC 2013Session 7Wireline I/O65nm CMOS
本文提出一种基于65nm CMOS的4×25-28Gb/s光接收机，通过偏移消除TIA和增大跨阻降低噪声，实现-9.7dBm的高灵敏度，功耗仅4.9mW/Gb/s，适用于板间互连。
▸采用带偏移消除器的TIA，将峰值电流变化减少96%
▸通过提高跨阻将输入噪声从3.5μArms降至2.6μArms
ISSCC 2013Session 7Wireline I/O0.13µm BiCMOS
该论文设计了一个四通道25Gb/s跨阻放大器（TIA），采用0.13µm BiCMOS工艺，总功耗仅270mW，串扰惩罚低于0.15dB。解决了多通道并行光接收机中因通道间串扰导致的性能下降问题，适用于100Gb/s及以上光传输系统。
▸实现了四通道25Gb/s TIA，总功耗仅270mW，每通道功耗低，适合高密度集成。
▸通过电路和版图优化，将通道间串扰惩罚控制在0.15dB以下，显著提升多通道接收性能。
ISSCC 2013Session 2Wireline I/O40nm LP CMOS
该论文提出了一种采用40nm LP CMOS工艺的22Gb/s 2抽头部分响应判决反馈均衡器（prDFE）接收器，通过冗余决策将关键反馈环路从模拟前端移至后切片器域，突破了传统DFE的速度限制，实现了0.94mW/Gb/s的高能效。
▸提出部分响应DFE（prDFE）架构，通过冗余决策将1-UI反馈环路从模拟前端移到数字域，消除了高速设计的瓶颈。
▸在40nm LP CMOS工艺下实现了22Gb/s的数据速率和0.94mW/Gb/s的卓越功耗效率，展示了低功耗高速接收器的设计方法。
ISSCC 2013Session 2Wireline I/O28nm CMOS
该论文提出了一种28nm CMOS工艺下的32Gb/s时间交织发射机，兼容带DFE的NRZ接收机。针对四分之一速率时钟占空比误差导致信号完整性下降的问题，在PLL和时钟分频器之间集成了占空比校正器（DCC），将半周期变化从±4.5ps抑制到±1.25ps。
▸采用4路时间交织的四分之一速率时钟架构，实现32Gb/s高速数据传输。
▸在PLL与时钟分频器之间嵌入占空比校正器，有效抑制16GHz时钟的占空比误差，提升输出信号完整性。
ISSCC 2013Session 2Wireline I/O65nm CMOS
本文提出了一种采用多相采样技术的32-48Gb/s串行发射机，在65nm CMOS工艺中实现。该设计消除了传统串行器中最后一级的建立/保持时间约束，避免了延迟匹配缓冲器或校准环路，从而降低了功耗和面积开销。
▸利用多相采样技术替代传统高速串行器的最后一级多路复用，放宽了定时约束，支持更宽的工作速率范围。
▸无需延迟匹配或校准电路，在PVT变化下自动满足时序要求，降低了复杂度。
ISSCC 2013Session 2Wireline I/O28nm CMOS
该论文提出了一种采用数据插值（Data-Interpolator）技术和2抽头判决反馈均衡器（DFE）的接收机，在28nm CMOS工艺下实现了32Gb/s的数据速率，解决了高速串行通信中的信号完整性问题和码间干扰。
▸采用电荷共享方式实现数据插值，通过插值系数k调整采样间隔，在0.5UI的相邻切片间隔下完成1UI积分后产生内插电压。
▸集成2抽头DFE，有效消除信道的后标干扰，提升高速接收机的眼图张开度和误码率性能。
ISSCC 2013Session 2Wireline I/O40nm CMOS
本文提出了一种用于多标准8.5-11.5 Gb/s串行链路的双路径接收器模拟前端，通过ADC-DSP路径和二进制切片路径的并行架构，在严重信道损伤下提供鲁棒性能，同时针对低损耗信道实现低功耗。
▸提出双路径接收器架构，结合ADC-DSP路径和二进制切片路径，根据信道条件动态选择最优路径，兼顾高性能与低功耗。
▸在40nm CMOS工艺中实现195mW（ADC路径）和55mW（二进制路径）的功耗，支持8.5-11.5 Gb/s多标准速率。
ISSCC 2013Session 2Wireline I/O
本文提出了一款采用40nm CMOS工艺、功耗低于2W、速率范围为39.8至44.6Gb/s的发射机和接收机芯片组，集成了SFI-5.2接口，支持OC-768/OTU-3标准。该芯片组旨在解决互联网基础设施的带宽瓶颈，并通过标准CMOS技术实现以往只有双极工艺才能达到的高速收发性能，同时应对信道带宽限制和接收机抖动容限的挑战。
▸在40nm CMOS工艺上实现了功耗低于2W、速率高达44.6Gb/s的收发器芯片组，突破了传统CMOS在超高速率下的性能限制。
ISSCC 2013Session 2Wireline I/O65nm CMOS
本文提出了一种采用65nm CMOS工艺的3抽头判决反馈均衡器（DFE），实现了66Gb/s的数据率与仅46mW的低功耗。通过解决传统环路展开（loop-unrolling）DFE中因选择器MUX引入的额外延迟及复杂度指数增长问题，满足了高速I/O对均衡器性能的严苛需求。
▸提出了适用于66Gb/s高速率的3抽头DFE架构，通过优化关键路径时序避免了传统环路展开带来的延迟和复杂度问题。
▸实现了在65nm CMOS工艺下46mW的超低功耗，在同类高速均衡器中具有显著的能效优势。
ISSCC 2013Session 2Wireline I/O28nm CMOS
该论文介绍了一款采用28nm CMOS工艺的32Gb/s有线接收器，集成了CTLE和2抽头DFE均衡器。主要解决了高速数据传输中因信道损伤引起的码间干扰问题。
▸采用CTLE和2抽头DFE组合均衡架构，有效补偿信道损耗。
▸在28nm CMOS工艺下实现了32Gb/s的高速接收器设计。
ISSCC 2012Session 24Wireline I/O90nm CMOS
本文在90nm CMOS工艺中实现了两种基于VCSEL的多模光纤光链路，分别达到25Gb/s 3.6pJ/b和15Gb/s 1.37pJ/b的能效，解决了高性能计算系统对亚2pJ/bit能效光互连的需求。通过共享发射机并采用两种不同接收机，探索了功耗、带宽和面积之间的权衡。
▸实现了15-22Gb/s范围内低于2pJ/bit的能效，突破了此前报道的≥2.5pJ/bit水平。
▸采用两种不同接收机设计，分别优化高速率（25Gb/s）和低功耗（15Gb/s）场景，展示了灵活的功耗/带宽/面积权衡。
ISSCC 2012Session 24Wireline I/O
本文提出了一种用于10Gb/s对称无源光网络（PON）的突发模式跨阻放大器（TIA），集成了片上复位/锁定共模信号检测和限幅放大器。通过前馈自动偏移补偿技术，解决了传统AC耦合突发模式接收机中建立时间与判决阈值下垂之间的固有矛盾，实现了75ns的快速建立时间。
▸提出片上复位/锁定共模信号检测机制，实现突发模式下的快速信号锁定。
▸采用前馈自动偏移补偿（AOC）技术，有效缩短接收机建立时间至75ns。
ISSCC 2012Session 24Wireline I/O
该论文提出了一种用于10Gb/s无源光网络（10G-EPON）的突发模式激光二极管驱动器（BLDD），通过在激光器关闭时实现94%的功耗降低，同时保持光发射功率低于-45dBm并满足晶体管击穿条件。该电路能在16ns内从关闭状态恢复到工作状态，比先前报道的突发模式发射器快46倍，从而实现了高效的逐突发节能。
▸提出了一种突发模式激光二极管驱动器，在激光器关闭时功耗降低94%，同时保持极低的光发射功率（<-45dBm）。
▸实现了16ns的快速恢复时间，比先前技术快46倍，使得逐突发节能成为可能。
ISSCC 2012Session 24Wireline I/O
该论文提出了一种16端口的10GBASE-T发射机与混合电路，采用高度相关的电流镜放大器，通过输出上升时间控制和高CMRR实现一阶线性和非线性回波消除，满足IEEE 802.3an和FCC Class-A规范，并可扩展至48端口。
▸使用高度相关的电流镜放大器实现线性和非线性回波消除，降低对数字回波消除的依赖。
▸通过输出上升时间控制和高共模抑制比(CMRR)设计，满足FCC Class-A频谱要求，支持高密度48端口网络交换机。
ISSCC 2012Session 24Wireline I/O40nm CMOS
该论文提出一种新的10GBASE-T模拟前端（AFE）架构，采用单个DAC和线路驱动器替代传统的多个DAC配置，解决了多DAC匹配难题，并显著改善了回波抵消线性度。实现低于2W的功耗。
▸采用单个DAC和线路驱动器的AFE架构，消除了多DAC间的匹配要求
▸通过改进的架构实现了更好的回波抵消线性度，提升了全双工传输性能
ISSCC 2011Session 8Wireline I/O
state-of-the-art CMOS technologies makes the design of high-speed transmitters at signaling swings above the typical 1V supply a challenging task. Higher-voltage TX amplitude is not only required in o
ISSCC 2011Session 8Wireline I/O65nm CMOS
这篇论文提出了一种基于相位插值器的突发模式时钟数据恢复(CDR)电路，工作速率范围为1-6Gb/s，采用65nm CMOS工艺。它解决了在无源光网络(PON)等应用中需要快速锁定(数十个UI内)的问题，相较于传统的注入锁定或门控VCO方法，提供了新的实现方案。
▸采用相位插值器代替传统的注入锁定或门控VCO，实现快速锁定和宽速率范围的突发模式CDR。
▸支持1至6Gb/s的宽数据速率范围，适用于多种PON标准。
ISSCC 2011Session 8Wireline I/O90nm CMOS
A Highly Digital 0.5-to-4Gb/s 1.9mW/Gb/s SerialLink Transceiver Using Current-Recycling in 90nm CMOS
该论文提出了一种采用电流回收技术的高度数字化串行链路收发器，在90nm CMOS工艺下实现0.5至4Gb/s的数据速率和1.9mW/Gb/s的能效。通过使用两个固定电压而非自适应电源调节，消除了对高效率DC-DC转换器的需求，从而提升了功率效率。
▸采用电流回收技术，将发射器和接收器的电流复用，降低总功耗。
▸完全数字化的架构，避免低电压下模拟电路的设计难题，并利用两个固定电压工作，无需复杂电源管理。
ISSCC 2011Session 8Wireline I/O
该论文提出了一种基于塑料波导的全双工互连方案，实现了12.5+12.5Gb/s的双向数据传输，旨在解决高速、低成本、低开销I/O的需求。
▸提出使用塑料波导作为传输介质，实现低成本、低损耗的高速互连
▸实现全双工通信，在单一波导上同时进行双向12.5Gb/s数据传输
ISSCC 2011Session 8Wireline I/O
本文提出了一种用于100吉比特以太网链路的10:4多路复用器和4:10解复用器齿轮箱大规模集成电路，解决了高速数据格式转换和超高速接口的传输问题。
▸实现了10:4与4:10的齿轮箱数据格式转换，适应100GbE标准的多通道并行传输需求。
▸采用了高速低功耗电路设计技术，在降低功耗的同时保证了高数据吞吐量。
ISSCC 2011Session 8Wireline I/O65nm CMOS
该论文提出了一款采用65nm CMOS工艺的40Gb/s发射机和接收机芯片组，旨在解决下一代光/电通信中高速收发器面临的带宽不足和高功耗问题。针对基于FIR的前馈均衡器因触发器时钟到Q延迟过大导致的性能退化，以及传统判决反馈均衡器的速度限制，论文提出了新的电路架构和设计方法。
▸提出了一种克服触发器时钟到Q延迟影响的FFE架构，可能采用无源延迟元件与可调技术结合，以应对PVT变化。
▸针对DFE的速度限制，设计了新型高速反馈路径或改进的判决反馈均衡器结构。
ISSCC 2011Session 8Wireline I/O
该论文提出了一种用于10GBase-T以太网标准的全双工发射机与回声消除混合电路，通过DSP技术增强线性抵消和模拟非线性抵消，消除了对高线性度发射机的需求。采用40nm CMOS工艺实现，在1-400MHz带宽内实现残留失真<-65dBc和残留线性回声<-30dBc。
▸结合DSP线性抵消和模拟非线性抵消技术，降低对发射机线性度的要求，实现高SFDR。
▸在40nm CMOS工艺下集成了发射机、回声消除电路和片上DSP引擎，实现了低功耗和小面积。
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ISSCC 2011Session 8Wireline I/O65nm CMOS
该论文提出了一款11.3Gb/s的CMOS SONET兼容收发器，同时支持RZ和NRZ数据格式。发送器驱动实现了17ps的上升/下降时间，接收器具有多级垂直阈值调整电路，实现了5mVpp-diff的输入灵敏度和0.54UI的抖动容限。芯片在65nm CMOS工艺下核心面积为1.36mm²，功耗为214mW。
▸同时支持RZ和NRZ两种数据格式的SONET兼容收发器设计
▸接收器采用多级垂直阈值调整电路以提高灵敏度
ISSCC 2011Session 25Wireline I/O
该论文提出了一种基于DLL的数据恢复电路的时钟嵌入视频接口，实现了13.8mW功耗和3.0Gb/s的数据速率，解决了传统多点配置接口在高带宽下成本高的问题。
▸采用DLL（延迟锁定环）进行数据恢复，降低了电路复杂度和功耗。
▸实现了时钟嵌入传输，无需额外时钟线，减少了引脚数和系统成本。
ISSCC 2011Session 25Wireline I/O40nm CMOS
该论文提出一种采用半UI IIR抽头结构的10Gb/s发射器，在40nm CMOS工艺下实现，旨在满足SFI和10GBASE-KR标准对低数据相关抖动（DDJ）和低发射波形色散惩罚（TWDPc）的要求，解决铜双轴电缆和背板通道的高速串行数据均衡问题。
▸提出半UI（Half-UI）IIR抽头架构，在发射器中实现前馈均衡和反馈均衡，有效补偿信道损耗。
▸针对铜双轴电缆和背板通道的特定标准（SFI和10GBASE-KR）优化TWDPc和DDJ性能。
ISSCC 2011Session 25Wireline I/O
该论文提出了一种15Gb/s、0.5mW/Gb/s的2抽头判决反馈均衡器（DFE）接收机，并集成了远端串扰消除功能，旨在解决高数据率互连中的信道衰减和功耗问题。通过低功耗DFE设计和串扰消除技术，实现了高能效的链路性能提升。
▸提出了一种低功耗2抽头DFE接收机架构，实现了0.5mW/Gb/s的能效比。
▸集成了远端串扰消除技术，在不显著增加功耗的情况下改善了信道串扰影响。
ISSCC 2011Session 25Wireline I/O
本文提出了一种20Gb/s的数字自适应均衡器/判决反馈均衡器（DFE），采用盲采样技术来解决背板通信中因信道长度、损耗和环境变化引起的严重码间干扰（ISI）问题。相比于传统的频谱平衡法和眼图监控法，该设计具有更好的适应性和鲁棒性。
▸提出了一种结合盲采样的数字自适应均衡器/DFE架构，无需参考时钟或眼图监控即可自动调整均衡系数。
▸实现了20Gb/s的高速数据率，能够有效补偿不同信道特性下的ISI。
ISSCC 2011Session 25Wireline I/O40nm CMOS
本文提出了一种数字宽带时钟数据恢复（CDR）架构，解决了传统数字CDR频率跟踪范围有限的问题，在40nm CMOS工艺下实现了8Gb/s数据率下±15.6kppm的频率跟踪能力。
▸提出了一种数字宽带CDR架构，通过改进的数字相位旋转和频率检测技术，显著扩展了频率跟踪范围。
▸在40nm CMOS工艺中实现了8Gb/s的高速数据率，同时保持了±15.6kppm的宽频率跟踪能力。
ISSCC 2011Session 25Wireline I/O
该论文提出了一种无时间数字转换器(TDC)的数字时钟数据恢复(CDR)电路，采用线性环路动态和无偏移数据恢复技术，实现了2.5Gb/s的数据速率和7mW的低功耗，解决了传统模拟环路滤波器大电容难以集成的问题。
▸提出无TDC的数字CDR架构，避免了TDC的非线性和量化噪声
▸实现线性环路动态，改善了环路稳定性和抖动性能
ISSCC 2011Session 25Wireline I/O
提出一种0.5-2.5Gb/s无参考时钟的半速率数字时钟数据恢复电路，采用新型频率检测器实现无限频率采集范围，解决了传统旋转频率检测器采集范围有限、功耗大和易谐波锁定的问题，同时改进了输入占空比。
▸采用新型频率检测器实现无限频率采集范围，避免谐波锁定
▸半速率数字架构降低功耗和复杂度
ISSCC 2011Session 25Wireline I/O65nm CMOS
该论文提出了一种5Gb/s的自适应判决反馈均衡器（DFE），用于基于2倍盲ADC的时钟数据恢复（CDR）系统，解决了高速串行链路中的符号间干扰（ISI）问题。通过利用ADC样本进行自适应均衡，实现了低功耗和高数据率。
▸提出了一种基于2倍盲ADC的CDR架构，结合自适应DFE，无需外部时钟参考即可恢复时钟和数据。
▸采用创新的三角波形插值方法，通过ADC样本生成理想波形，简化了零交叉检测的硬件复杂度。
ISSCC 2011Session 20Wireline I/O0.13µm CMOS
本文提出了一款基于无记忆牛顿-拉夫森调制曲线的扩频时钟发生器(SSCG)，在0.13µm CMOS工艺下实现0.076mm²的小面积和3.5GHz的工作频率，有效降低了高速系统中的电磁干扰(EMI)。
▸提出了一种无记忆牛顿-拉夫森调制曲线生成方法，避免了传统查找表或ΣΔ调制器的面积开销，实现了紧凑的调制波形。
▸通过算法优化，在0.13µm工艺下实现了0.076mm²的超小芯片面积，同时保持了3.5GHz的时钟频率和良好的EMI抑制性能。