ISSCC 2011Session 20Wireline I/O
该论文提出了一种基于异步采样直方图的自适应均衡器，用于解决高速串行接口中信道带宽限制问题。通过分析异步采样数据的直方图特征，实现了无需参考时钟的自适应均衡，降低了系统复杂度。
▸提出基于异步采样直方图的自适应均衡方法，无需传统频谱均衡中的参考时钟或额外训练序列。
▸利用直方图统计特性自动调整均衡器参数，适应不同信道条件，提高了自适应均衡的鲁棒性。
ISSCC 2011Session 20Wireline I/O
提出一种6Gb/s接收器，采用自适应DFE-IIR均衡结构，在减少抽头数量的同时补偿长尾码间干扰，实现了32.7dB的均衡能力。
▸将判决反馈均衡器（DFE）与无限脉冲响应（IIR）滤波器结合，用少量抽头有效补偿长尾ISI，降低功耗和面积。
▸采用自适应算法动态调整均衡系数，适应不同信道长度和环境变化。
ISSCC 2011Session 20Wireline I/O65nm CMOS
本文提出了一种基于模式引导的自适应均衡器，采用65nm CMOS工艺实现。该均衡器通过检测特定数据模式来指导自适应算法，解决了高速率下信道恶化导致的均衡问题，相比传统非数据辅助方案具有更低的功耗和面积。
▸提出模式引导的自适应均衡算法，利用特定5位模式检测来调整均衡器参数，避免了传统频谱平衡方法的复杂性。
▸在65nm CMOS工艺中实现了低功耗、小面积的自适应均衡器，适用于高速收发器。
ISSCC 2011Session 20Wireline I/O40nm CMOS
该论文提出了一款采用40nm CMOS工艺实现的4通道收发器，通过TX预加重、RX连续时间线性均衡器和判决反馈均衡器来补偿背板带宽限制，支持多标准数据速率，实现了8.4mW/Gb/s的能效和48Gb/s的总数据率。
▸采用多标准兼容的收发器架构，支持宽范围数据速率。
▸集成了TX预加重、RX CTLE和DFE以补偿背板带宽限制。
ISSCC 2011Session 20Wireline I/O40nm CMOS
该论文提出了一种基于模拟决策反馈均衡器（DFE）的16Gb/s串行解串器（SerDes），采用40nm CMOS工艺，能够在Nyquist频率下通过34dB损耗的背板通道工作，并集成了波特率时钟数据恢复（CDR）电路。解决了高速背板通信中高损耗通道的均衡和时钟恢复问题。
▸采用模拟DFE实现均衡，相比数字DFE降低了功耗和复杂度。
▸使用了波特率CDR架构，能够在高损耗通道下实现稳定的时钟恢复。
ISSCC 2011Session 20Wireline I/O
该论文设计了一款速率范围从1.0625到14.025Gb/s的多媒体收发器，采用全速率源串联端接（SST）发送驱动和浮动抽头判决反馈均衡器（DFE），解决了长距离物理介质（如背板、铜缆和光模块）上的码间干扰、串扰和反射等挑战。
▸提出全速率源串联端接发送驱动，实现高速率下的低功耗和信号完整性。
▸采用浮动抽头DFE结构，有效消除长距离信道中的码间干扰。
ISSCC 2011Session 20Wireline I/O
该论文提出了一种4通道10.3Gb/s收发器，采用自适应相位均衡器来补偿PCB信道引起的相位失真，支持4至41dB的信道损耗。解决了高速有线通信中信道相位失真导致的信号完整性下降问题。
▸提出自适应相位均衡器，能够动态补偿信道相位失真，提升高损耗信道下的信号质量。
▸实现4通道并行收发，每通道速率10.3Gb/s，总带宽达41.2Gb/s，适用于高损耗PCB背板。
ISSCC 2010Session 8Wireline I/O90nm CMOS
本文提出了一种在90nm CMOS工艺下实现的20Gb/s、40mW均衡器，旨在解决高速串行链路中FR4印制电路板带来的信号损耗问题。该均衡器通过低功耗设计实现了高数据率的均衡，降低了芯片引脚数和PCB布线复杂度。
▸采用一种低功耗的均衡器架构，在20Gb/s数据率下仅消耗40mW功率。
▸针对FR4背板信道的高频损耗，实现了有效的信号恢复和眼图张开。
ISSCC 2010Session 8Wireline I/O65nm CMOS
本文提出了一款基于ADC的5Gb/s收发器，采用前馈时钟数据恢复(CDR)和恒模算法(CMA)自适应均衡器，在65nm CMOS工艺中实现，旨在满足消费市场对高带宽和鲁棒性能的需求。
▸首次在65nm CMOS中实现基于ADC的前馈CDR架构，无需传统模拟PLL即可完成时钟恢复。
▸采用CMA自适应均衡器，有效补偿信道损耗并适应变化信道条件，提升信号完整性。
ISSCC 2010Session 8Wireline I/O65nm CMOS
该论文提出了一种基于分数采样率ADC的时钟数据恢复(CDR)架构，采用前馈结构替代传统的反馈相位跟踪环路，从而消除了压控振荡器或相位插值器等模拟电路，实现了全数字化的CDR设计。该方案在65nm CMOS工艺中实现，解决了模拟电路带来的设计复杂度和功耗问题。
▸提出分数采样率ADC架构，以低于波特率的采样率进行数字化，降低ADC功耗和复杂度。
▸采用前馈结构替代传统反馈相位跟踪环路，实现全数字CDR，避免模拟相位调整电路。
ISSCC 2010Session 8Wireline I/O
本文提出了一种12Gb/s、可恢复39dB信道损耗的无时钟DFE接收器，采用双向均衡技术来解决高速背板通信中的码间干扰问题。该设计通过无时钟架构和双向均衡，简化了时序恢复并提高了均衡效果。
▸提出无时钟DFE（Unclocked-DFE）架构，避免了传统半速率DFE中交替眼图开启的问题，简化了时序恢复。
▸采用双向均衡（Bi-dimensional Equalization）技术，结合DFE和Duobinary编码，提升了信道损耗恢复能力（39dB）。
ISSCC 2010Session 8Wireline I/O90nm CMOS
该论文提出了一种在90nm CMOS工艺下实现的16Gb/s高速有线收发器，采用首抽头前馈均衡（FFE）和三抽头决策反馈均衡（DFE）架构，旨在消除高速芯片间通信中的码间干扰（ISI）。通过解决环路展开方法在16Gb/s信号均衡中面临的额外组件问题，实现了高速多抽头DFE的设计。
▸提出了一种结合首抽头FFE和三抽头DFE的均衡架构，有效提升了高速信号处理能力。
▸针对环路展开方法在16Gb/s应用中引入的额外组件问题进行了优化，降低了电路复杂度。
ISSCC 2010Session 8Wireline I/O65nm CMOS
A 4.5mW/Gb/s 6.4Gb/s 22+1-Lane SourceSynchronous Link RX Core with Optional Cleanup PLL in 65nm CMOS
本文提出一种低功耗紧凑型差分源同步接收器PHY，包含22个数据通道和1个时钟通道，支持多种高速串行链路标准（4.8-6.4Gb/s），通过可选的清洗PLL降低抖动，解决了多通道源同步接收中的功耗和性能问题。
▸采用源同步架构，利用相关抖动跟踪特性降低对时钟抖动的严格要求
▸集成22+1通道的低功耗接收器核心，能效达4.5mW/Gb/s
ISSCC 2010Session 8Wireline I/O65nm CMOS
本文提出了一种采用65nm CMOS工艺的时钟前向接收器，实现了6.8mW功耗和7.4Gb/s的数据速率。该接收器具有高达300MHz的抖动跟踪能力，解决了多链路接口中时钟抖动与数据相关的问题。
▸提出了一种低功耗的时钟前向接收器架构，在65nm CMOS工艺下实现了6.8mW功耗和7.4Gb/s速率。
▸实现了高达300MHz的抖动跟踪带宽，有效抑制了时钟与数据之间的相关性抖动。
ISSCC 2010Session 8Wireline I/O
reflects the growing need for lower-power chip-to-chip interfaces for computing systems. Boardlevel transceivers using a variety of low-power circuit techniques have demonstrated power efficiencies as
ISSCC 2009Session 5Wireline I/O
本文提出了一种采用4-PAM调制的CMOS VCSEL驱动器，集成了模态色散均衡器，旨在克服商用VCSEL调制频率限制，实现在500m多模光纤上10Gb/s的数据传输。通过4-PAM降低带宽需求，并用均衡器补偿光纤色散，从而提升传输距离和速率。
▸首次将4-PAM调制应用于VCSEL驱动器中，有效降低了对VCSEL带宽的要求，使得10Gb/s传输成为可能。
▸集成了模态色散均衡器，用于补偿多模光纤中的模态色散，从而支持500m的传输距离。
ISSCC 2009Session 5Wireline I/O
本文提出了一种用于10.3125Gb/s突发模式时钟数据恢复(CDR)电路的抖动降低和脉冲宽度失真(PWD)补偿电路。该CDR架构采用门控VCO(GVCO)实现低功耗，能在14位内完成同步，并有效抑制高频抖动和容忍较大的PWD。
▸提出一种集成抖动降低电路与PWD补偿电路的突发模式CDR架构，在1GHz抖动频率下实现3dB的抖动衰减。
▸采用门控VCO(GVCO)实现快速同步（14位内）与低功耗，同时通过PWD补偿电路将容忍度提升至+0.22/−0.32UI。
ISSCC 2009Session 5Wireline I/O0.18µm CMOS
该论文提出了一种采用0.18µm CMOS工艺实现的4Gb/s电流模式光收发器，旨在满足高速数字接口（如DisplayPort）对带宽的需求，利用光纤的低损耗、低EMI等优势实现高速数据传输。
▸提出电流模式架构以实现高速低功耗光收发
▸在0.18µm CMOS工艺上实现了4Gb/s的速率，降低了成本
ISSCC 2009Session 5Wireline I/O
该论文提出了一种用于并行光互连的CMOS跨阻放大器（TIA），采用增益复用型共源共栅补偿技术，在14mW功耗下实现5Gb/s的数据速率。解决了低功耗、高速TIA在并行光接收机中的设计难题。
▸提出增益复用型共源共栅补偿（Gain-Reuse Regulated Cascode Compensation）技术，在维持低功耗的同时有效提升带宽。
▸采用差分结构设计，增强电源噪声抑制能力，适用于单芯片集成的大规模并行阵列。
ISSCC 2009Session 5Wireline I/O45nm SOI CMOS
该论文提出了一种基于全数字架构的非PLL/DLL相位生成器/旋转器，采用45nm SOI CMOS工艺，在0.8-5GHz频率范围内实现了0.48psrms的低抖动和5.4mW的低功耗，面积仅为0.0035mm²。通过使用有源多相滤波器和相位插值技术，实现了160步的360度相位旋转，解决了传统PLL/DLL锁定时间长的问题。
▸采用全数字架构，无需PLL或DLL，消除了锁定时间并简化了设计。
▸利用CMOS有源多相滤波器和相位插值器，在宽频率范围内实现精细的相位旋转步进（160步/360°）。
ISSCC 2009Session 5Wireline I/O0.13µm CMOS
该论文提出了两种基于LC的注入锁定分频器（ILFD），分别在7GHz和60GHz频率下工作，功耗仅为1.2mW和1.6mW，并采用新技术增强锁定范围，解决了高Q谐振器导致锁定范围窄的问题。
▸提出了一种锁定范围增强技术，通过优化注入方式或电路结构，有效拓宽了传统LC-ILFD的窄锁定范围。
▸实现了两个不同频段（7GHz和60GHz）的低功耗分频器设计，展示了技术在不同频率下的可扩展性和低功耗优势。
ISSCC 2009Session 5Wireline I/O
该论文提出了两款基于bang-bang鉴相器架构的数字锁相环（DPLL），工作频率分别为11GHz和20GHz，实现了低于200fs的集成抖动，适用于高速串行通信。解决了传统电荷泵PLL在面积、可测试性和灵活性方面的局限，同时避免了高性能DPLL中所需的时间数字转换器（TDC）及其量化限制。
▸采用bang-bang鉴相器代替TDC，简化了数字PLL架构并避免了量化噪声。
▸在11GHz和20GHz频率下实现了sub-200fs的极低集成抖动，满足高速串行通信的严格相位噪声要求。
ISSCC 2009Session 5Wireline I/O
本文提出并验证了亚谐波注入锁定技术，能显著降低PLL相位噪声，成本极低。基于该技术实现了两个20GHz PLL，分别达到149fs_rms和85fs_rms的抖动，功耗仅38mW和105mW。
▸完整分析了亚谐波注入锁定的相位噪声抑制机理，证明了锁定范围内相位噪声可被抑制至注入噪声水平加上20log10N。
▸采用亚谐波注入锁定技术实现了超低抖动和低功耗的20GHz PLL，性能领先。
ISSCC 2009Session 5Wireline I/O0.15µm CMOS
该论文实现了一个用于VDSL2 CPE的模拟前端（AFE），集成线路驱动器，采用0.15µm CMOS工艺。解决了VDSL2宽带信号（30MHz带宽）下高线性度要求（失真低于-65dBc）的问题，支持DMT调制以实现超过200Mb/s的比特率。
▸将线路驱动器与AFE集成在同一芯片上，降低了系统成本和功耗。
▸针对VDSL2的6频带DMT信号，实现了满足-65dBc失真要求的模拟前端设计。
ISSCC 2009Session 5Wireline I/O90nm CMOS
该论文提出了一种在90nm CMOS工艺下实现的10GHz全数字频率合成器，通过动态可重构数字环路滤波器替代传统无源环路滤波器，解决了电荷泵锁相环中的电容泄漏、电流失配和动态范围受限等问题。
▸采用双模式鉴频鉴相器（PFD）和可编程积分器数字环路滤波器，实现动态可重构。
▸全数字架构避免了模拟电路的非理想效应，降低了功耗并提高了灵活性。
ISSCC 2008Session 5Wireline I/O0.18µm CMOS
该论文提出了一种用于2-drop DRAM接口的3.2Gb/s 8位单端电流积分DFE接收机，采用内部参考电压生成以减少外部耦合噪声，并通过单环符号-符号LMS算法确定单抽头均衡系数，解决了传统双环实现中的复杂性问题。
▸采用内部参考电压生成技术，减少外部耦合噪声对接收机性能的影响。
▸使用单环符号-符号LMS算法替代传统双环实现，简化了单抽头DFE均衡系数的校准过程。
ISSCC 2008Session 5Wireline I/O65nm bulk CMOS
该论文提出了一种在65nm体CMOS工艺中实现的8.5Gb/s高摆幅源串联端接（SST）发射机，通过结合1.0V薄氧化物预驱动级和1.5V厚氧化物输出级，解决了多标准I/O对更大垂直眼开度和更高直流电源电压的需求。
▸采用薄氧化物预驱动级与厚氧化物输出级相结合，实现1.5V高摆幅输出，同时保持薄氧化物器件的可靠性。
▸实现了可三态输出的切片结构，支持多标准I/O的灵活配置。
ISSCC 2008Session 5Wireline I/O0.13µm CMOS
本文设计了一款用于多种10Gb/s通信标准的串行数据发送器，采用0.13µm CMOS工艺，通过集成发射均衡技术解决不同信道损耗下的信号完整性问题。该发送器兼容XFP、SFP+、10GBASE-KR等多种标准，满足高速光网络和铜背板应用需求。
▸支持多种10Gb/s通信标准（如XFP、SFP+、10GBASE-KR），实现多协议兼容的串行数据发送。
▸集成可编程发射均衡器，可针对不同信道损耗进行补偿，提升信号质量并降低误码率。
ISSCC 2008Session 5Wireline I/O0.13µm CMOS
该论文提出了一款符合IEEE 802.3an标准的10Gb/s以太网收发器，采用0.13µm CMOS工艺，可实现100米UTP电缆传输。重点介绍了发送器和EC DAC的分段电流舵架构，通过6位温度计编码改善DNL和减小非线性毛刺能量。
▸采用分段电流舵架构，6位MSB温度计编码，显著改善DNL至低于0.5LSB并减小非线性毛刺能量。
▸电流源精度基于INL良率3σ要求进行设计，并采用双公共质心布局提高匹配性。
ISSCC 2008Session 5Wireline I/O
提出一种6Gb/s接收均衡器，通过直接测量均衡器输出幅度来实现自适应均衡，以补偿高速串行通信中的码间干扰（ISI），适用于PCB或背板信道。
▸采用直接测量均衡器输出幅度的方式来自适应调整均衡系数，无需复杂算法或参考信号。
▸针对6Gb/s以上高速数据通信，有效补偿PCB/背板传输线的低通特性引起的ISI。
ISSCC 2008Session 5Wireline I/O90nm CMOS
该论文设计并实现了一个全集成双二进制收发器，采用90nm CMOS工艺，数据速率达到20Gb/s。通过利用双二进制信令的带宽效率（频谱仅为NRZ的一半）以及信道固有滚降特性，有效克服了背板通信中的信道损耗问题。
▸首次在90nm CMOS中实现20Gb/s全集成双二进制收发器，验证了双二进制信令在高速背板通信中的可行性。
▸利用双二进制信号的带宽效率，将信道滚降作为期望响应的一部分，简化了均衡设计。
ISSCC 2008Session 5Wireline I/O
该论文提出了一种40Gb/s CMOS串行链路接收器，集成了自适应均衡器和时钟数据恢复电路，以解决高速数据传输中因趋肤效应和介质损耗引起的严重码间干扰问题。通过消除均衡器与CDR之间的50Ω缓冲器，实现了低功耗和高集成度。
▸提出了一种自适应均衡器架构，能够有效补偿40Gb/s数据速率下的高频损耗。
▸将均衡器与CDR电路单片集成，省去了片间50Ω缓冲器，降低了功耗和面积。
ISSCC 2008Session 5Wireline I/O90nm CMOS
本文提出了一种90nm CMOS 8Gb/s收发器，采用3倍过采样2阈值眼跟踪CDR电路，结合发送端5抽头FFE、接收端模拟均衡器和2抽头DFE，在-36.8dB损耗的160cm背板上实现了低于10^-12的误码率。
▸提出3倍过采样2阈值眼跟踪CDR电路，提高时钟恢复精度和抖动容限。
▸集成5抽头FFE、模拟均衡器和2抽头DFE，有效补偿背板信道损耗。
ISSCC 2008Session 25Wireline I/O
本文提出一种8通道3.2Gb/s并行接收器，采用协作时序恢复技术，利用单个全局时序恢复模块替代每通道独立的时钟恢复，从而降低功耗。通过收集所有通道的定时误差信息进行协作恢复，适用于同步并行数据链路。
▸使用单一全局时序恢复代替每通道时钟恢复，显著降低功耗
▸收集所有通道的定时误差信息进行协作时序恢复，提高恢复精度
ISSCC 2008Session 25Wireline I/O90nm CMOS
该论文采用90nm CMOS工艺设计了一种W波段注入锁定分频器（ILFD），通过引入注入变压器和附加LC谐振回路，在极低功耗（mW级）下实现了宽锁定范围。解决了传统ILFD锁定范围窄的问题，同时保持了高频工作能力。
▸提出一种注入变压器结构，有效提高注入效率，实现宽锁定范围。
▸采用额外LC谐振回路扩展锁定带宽，同时保持低功耗。
ISSCC 2008Session 25Wireline I/O90nm CMOS
该论文介绍了一款采用90nm CMOS工艺的双通道电力线通信模拟前端(AFE)，用于支持千兆扩展的Homeplug AV标准。它集成了增益可编程放大器(PGA)和10位流水线ADC，解决了电力线通信中的宽带信号接收问题。
▸提出了一种双通道AFE架构，支持Homeplug AV的千兆扩展，提高了数据速率。
▸实现了-18dB至51dB宽增益范围的PGA，步进3dB，最大增益下输入参考噪声低至30μVrms。
ISSCC 2008Session 25Wireline I/O90nm CMOS
该论文提出了一种用于全缓冲DIMM（FBDIMM）的串行链路，以115Gb/s的总数据率实现2.1ns的超低穿透延迟，功耗仅1.8W。通过采用90nm CMOS工艺，解决了传统并行分支总线限制内存带宽和容量的问题。
▸实现115Gb/s高速串行链路的同时，功耗仅为1.8W，能效比高。
▸达到2.1ns的极低穿透延迟，满足FBDIMM对低延时内存互连的要求。
ISSCC 2008Session 25Wireline I/O65nm SOI CMOS
该论文提出了一种在65nm SOI CMOS工艺中实现的94GHz锁定迟滞辅助可调CML静态分频器，解决了毫米波分频器在高频和宽频率范围性能上的不确定性。通过引入锁定迟滞辅助和可调技术，实现了高频分频和低功耗性能。
▸提出锁定迟滞辅助技术，增强了分频器在高频下的锁定稳定性。
▸采用可调CML静态分频器结构，实现了宽频率范围的分频操作。
ISSCC 2008Session 25Wireline I/O
该论文提出了一种工作频率范围为370MHz至2.5GHz、功耗仅2.6mW的开环正交时钟生成器。它解决了传统闭环方法（如DLL/PLL）功耗高、面积大、锁定时间长的问题，同时避免了开环多相滤波器存在的I/Q增益失配和信号衰减。
▸提出了一种新型开环正交时钟生成架构，实现了宽频率范围和低功耗。
▸通过电路设计优化，在无需闭环反馈的情况下实现了良好的I/Q匹配和低功耗性能。
ISSCC 2008Session 25Wireline I/O
本文提出一种基于频谱转换技术的10Gb/s数据定时发生器，实现了1ps分辨率和2ns延迟范围，有效抑制了延迟门的群延迟偏差，将输出抖动降低至传统方案的1/3。该发生器可工作于DC至11Gb/s的宽频率范围，延迟超过20倍数据周期。
▸采用频谱转换技术，将延迟门的群延迟偏差转换为高频分量并通过滤波抑制，使输出抖动降低为传统DTG的三分之一。
▸实现了超过20倍数据周期（2ns）的延迟范围，同时保持1ps的分辨率，支持DC至11Gb/s的宽工作频率。
ISSCC 2008Session 25Wireline I/O
该论文提出了一种结合PLL和循环DLL的时钟乘法器，通过周期性打开振荡器以引入干净参考边沿，解决了传统边缘组合DLL中延迟级失配导致的图案抖动以及鉴相器/电荷泵静态相位偏移引起的相位不连续性问题。实现了800MHz输出频率和-122dBc/Hz@200kHz的相位噪声性能。
▸将PLL与循环DLL相结合，利用循环DLL周期性地重置振荡器环路，注入干净参考边沿，有效抑制了抖动累积。
▸通过消除延迟级失配引起的图案抖动，并降低静态相位偏移导致的相位不连续性，改善了时钟频谱纯度。
ISSCC 2008Session 25Wireline I/O45nm CMOS
该论文提出了一种基于注入锁定LC-DCO的转发时钟接收器，用于在45nm CMOS工艺中实现27Gb/s的数据传输，解决了高速并行链路中的时钟抖动和相位偏移问题。
▸采用差分注入锁定LC-DCO同时实现时钟滤波和相位偏移校正，无需额外的PLL或DLL。
▸在45nm CMOS工艺中实现了27Gb/s的数据速率，同时保持了低功耗和高密度集成。
ISSCC 2008Session 11Wireline I/O
该论文提出了一款基于最大似然序列估计（MLSE）的10Gb/s电子色散补偿集成电路，用于解决波分复用（WDM）光网络中的快速功率瞬态问题。通过电子域补偿替代传统光学方案，实现了对光信道功率突变的快速响应与信号恢复。
▸首次将MLSE算法应用于电子色散补偿IC，以应对WDM网络中的快速功率瞬态。
▸实现了对+9dB/100μs和-3.5dB/100μs功率瞬态的快速管理，无需光学域补偿。
ISSCC 2008Session 11Wireline I/O90nm CMOS
该论文介绍了一款采用90nm CMOS工艺的DSP MLSD收发器，集成了模拟前端（AFE），用于多模光纤的电子色散补偿（EDC）。该收发器通过最大似然序列检测（MLSD）实现均衡，解决了多模光纤链路中色散导致的信号失真问题，支持10GBASE-LRM标准。
▸首次在90nm CMOS中集成模拟前端与DSP MLSD收发器，实现多模光纤的电子色散补偿。
▸采用最大似然序列检测（MLSD）算法替代传统均衡器，提高了色散补偿性能。
ISSCC 2008Session 11Wireline I/O
本文提出了一种用于短距离并行光链路的收发器，总吞吐量达到96Gb/s。通过采用8条电源线和8条地线以及通道交错排列，有效降低了电源和衬底串扰对灵敏度的影响。
▸采用8条电源线和8条地线的独立供电结构，并交错排列通道，显著减少相邻通道间的串扰。
▸实现了96Gb/s的高吞吐量并行光学收发器，适用于短距离处理器-内存互连。
ISSCC 2008Session 11Wireline I/O
本文提出了一种采用眼图监测反馈的40Gb/s CDR电路，通过自适应决策点控制来补偿波形失真、延迟失配和电压偏移，从而解决眼图非最优位置导致的误码率退化问题。
▸提出基于眼图监测反馈的自适应决策点控制方案，实时调整采样点位置以优化眼图开口。
▸集成40Gb/s高速CDR电路，在单片上实现自适应校准功能。
ISSCC 2008Session 11Wireline I/O
该论文提出了一种10.3125Gb/s的突发模式时钟数据恢复(CDR)电路，采用单个门控压控振荡器(GVCO)和ΔΣ数模转换器(DAC)架构，解决了传统突发模式CDR在快速锁定、长连续相同码(CID)容限和高抖动容限之间的权衡问题。实现了1位瞬时锁定、160位CID容限和0.27UIpp抖动容限。
▸首次将ΔΣ DAC应用于GVCO-based突发模式CDR中，通过数字控制GVCO频率实现快速相位锁定和长CID容限。
▸采用单个GVCO的简单架构，避免了传统多相时钟或锁相环的复杂设计，降低了功耗和面积。
ISSCC 2008Session 11Wireline I/O
这篇论文提出了一种用于无源光网络（PON）的突发模式时钟数据恢复（BMCDR）电路，支持20/10/5/2.5Gb/s多速率。通过使用GVCO/Div2/DFF三模单元实现功率缩放，解决了传统多频带GVCO电路在低数据率时仍消耗固定高功耗的问题。
▸采用GVCO/Div2/DFF三模单元结构，使电路能在不同数据率下动态调整工作模式，实现功耗随速率线性缩放。
▸避免了传统多频带技术中GVCO始终运行于最高频率导致的固定功耗浪费，显著降低了低速率时的功耗。
ISSCC 2008Session 11Wireline I/O0.18µm CMOS
该论文提出了一种采用有源背端接技术的10Gb/s激光二极管驱动器（LDD），以解决传统无源背端接电阻导致调制电流范围显著下降的问题。通过在0.18µm CMOS工艺中实现有源背端接，有效吸收信号反射并提高波形保真度。
▸提出有源背端接结构替代传统无源电阻，避免调制电流范围损失
▸在0.18µm CMOS工艺下实现10Gb/s高速激光二极管驱动，保持输出信号质量
ISSCC 2008Session 11Wireline I/O
该论文提出了一种2.7V供电、9.8Gb/s的突发模式跨阻放大器（BM-TIA），用于10Gb/s无源光网络（PON）的上行接收。通过快速自动增益锁定和粗略阈值提取技术，实现了大动态范围和突发模式下的快速响应。
▸提出快速自动增益锁定机制，使TIA能在每个突发周期内快速调整增益以适应大动态范围。
▸引入粗略阈值提取技术，简化了后续突发模式后置放大器的直流偏移消除。
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