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Processor/CPU

55 篇相关 JSSC 论文

JSSC 2024第7期Power ManagementProcessor/CPU
A Sub-µW Energy-Performance-Aware IoT SoC With a Triple-Mode Power Management Un
提出一种采用三模式电源管理单元的超低功耗物联网SoC，实现自适应功耗-性能调节和最小能耗运行。
194.3 nW @180Hz, 92.6%峰值效率, 379 pW空闲功耗
JSSC 2023第1期Digital CircuitsProcessor/CPU
Deterministic Frequency and V oltage Enhancements on the POWER10 Processor Brian
POWER10处理器通过数字下垂传感器和核心节流技术提升频率并降低电压。
15%频率提升，10%核心电压降低
JSSC 2023第4期MemorySRAMProcessor/CPU
An Eight-Core RISC-V Processor With Compute Near Last Level Cache in Intel 4 CMO
八核RISC-V处理器在末级缓存附近进行乘加运算，显著降低能耗。
1.15-GHz, 52×能效提升(全连接层), 29×能效提升(卷积层), 4.25×延迟降低
JSSC 2023第11期Data ConvertersProcessor/CPU
An Error-Resilient RISC-V Microprocessor With a Fully Integrated DCDC V oltage R
提出一种集成误差恢复RISC-V核心和嵌入式DC-DC开关电容电压调节器的高能效微处理器。
28nm CMOS, 43 MHz, 0.57 pJ·µs
JSSC 2023第12期RF & WirelessClock GenerationTransceiver
A Fully Integrated IEEE 8021544z-Compliant UWB System-on-Chip RF Transceiver Sup
本文介绍了一种符合IEEE 802.15.4/4z标准的全集成超宽带SoC，具备精确定位和安全通信功能。
28nm CMOS, 6.81 Mbps BPRF, 接收灵敏度-96.1 dBm, 发射峰值功率14.25 dBm
JSSC 2022第6期Power ManagementLDOProcessor/CPU
A Scalable High-Current High-Accuracy Dual-Loop Four-Phase Switching LDO for Mic
一款适用于高性能微处理器的1.5A高精度双环四相开关LDO，显著降低负载电容需求。
28nm CMOS, 1.5A, 70mV undershoot, 1mV/A负载调整率, 1.5mV/V线性调整率, -63dB PSR
JSSC 2021第4期Digital CircuitsProcessor/CPU
MANA A Monolithic Adiabatic iNtegration Architecture Microprocessor Using 14-zJo
首次成功演示基于绝热约瑟夫森结的超导微处理器，实现低温高效计算。
4.2K低温下5GHz时钟频率，单结切换能耗1.4zJ
JSSC 2021第7期MemorySRAMProcessor/CPU
SleepRunner A 28-nm FDSOI ULP Cortex-M0 MCU With ULL SRAM and UFBR PVT Compensat
SleepRunner是一款28nm FDSOI超低功耗MCU，优化逻辑/内存/电源管理，适用于物联网长寿命需求。
28nm FDSOI, 40MHz@2.6µW/DMIPS, 131nW/kB深睡眠功耗
JSSC 2020第1期Digital CircuitsProcessor/CPU
A 28-nm Automotive Flash Microcontroller With Virtualization-Assisted Processor
一款28纳米汽车闪存微控制器，支持虚拟化辅助处理器，满足下一代汽车架构需求。
28nm CMOS, 600MHz, 0.52W
JSSC 2020第4期Power ManagementProcessor/CPU
Integrated Power Management for Battery-Indifferent Systems With Ultra-Wide Adap
提出一种支持超宽功率范围的无电池依赖电源管理单元，实现从nW到mW的连续微控制器运行。
180nm CMOS, 1.85nW-1mW功率范围, 0.8mm²片上太阳能电池
JSSC 2020第8期Data ConvertersProcessor/CPU
A Variation-Resilient Microprocessor With a Two-Level Timing Error Detection and
提出一种具有两级时序错误检测与校正的变异弹性微处理器架构，显著提升能效。
0.36V超低供电电压，能效提升60.5%，最小能耗降低37.1%
JSSC 2020第9期MemoryProcessor/CPU
A Programmable Heterogeneous Microprocessor Based on Bit-Scalable In-Memory Comp
基于位可扩展内存计算的异构微处理器设计，实现高能效与可编程性。
1b TOPS/W 192-400, 1b-TOPS/mm² 0.60-0.24, VDD 1.2-0.85V
JSSC 2020第10期MemoryProcessor/CPU
Processor Energy-Performance Range Extension Beyond Voltage Scaling via Drop-In
提出一种超越传统电压调节的处理器能效性能扩展方法。
40 nm, 1.1 V, 16-KB SRAM
JSSC 2019第7期Clocking & PLLsProcessor/CPU
A 16-nm Always-On DNN Processor With Adaptive Clocking and Multi-Cycle Banked SR
一款16纳米工艺的常开DNN处理器，采用自适应时钟和多周期存储体SRAM技术，适用于移动和物联网设备。
16nm, 0.4-1V, 1.36 GHz, 750 µW, 750 GOPS/W dense, 1.81 TOPS/W sparse
JSSC 2019第7期OtherProcessor/CPU
MrWolf An Energy-Precision Scalable Parallel Ultra Low Power SoC for IoT Edge Pr
MrWolf是一款面向物联网边缘的并行超低功耗SoC，具有能效比高的特点。
40nm CMOS, 108μW内存保持功耗, 1.6Gbit/s数据传输速率, 850MMAC/s峰值性能
JSSC 2019第8期Clocking & PLLsPLLProcessor/CPU
An Instruction-Driven Adaptive Clock Management Through Dynamic Phase Scaling an
提出一种基于指令驱动的自适应时钟管理方案，通过动态相位缩放和编译器辅助设计实现低功耗微处理器。
55-nm CMOS, 20%性能提升, 32%能耗节省
JSSC 2019第11期OtherProcessor/CPU
A 4714- µW 200-MHz MOSMTJ-Hybrid Nonvolatile Microcontroller Unit Embedding STT-
一种低功耗高性能的非易失性微控制器单元，采用STT-MRAM技术。
4714-µW, 200-MHz
JSSC 2018第3期MemoryProcessor/CPU
An Area Efficient Microprocessor Based SoC With an Instruction Cache Transforma
基于指令缓存转换的高效面积微处理器SoC设计
无
JSSC 2017第1期Digital CircuitsProcessor/CPU
Bristol Ridge A 28 nm times 86 Performance Enhanced Microprocessor Through Syst
28纳米工艺下性能增强的x86微处理器设计
28nm CMOS, 1.2V
JSSC 2017第4期OtherProcessor/CPU
A Low Power Microcontroller in a 40 nm CMOS Using Charge Recycling
一篇关于在40纳米CMOS工艺中使用电荷回收技术的低功耗微控制器设计
40nm CMOS, 低功耗
JSSC 2015第3期Power ManagementProcessor/CPU
Compact BJT-Based Thermal Sensor for Processor Applications in a 14 nm tri-Gate
首款14nm三栅极工艺的紧凑型BJT热传感器，具有高速度和优异性能指标。
14nm tri-Gate, 0.0087mm², >50kS/sec, 1.1mW, 0.5°C分辨率
JSSC 2015第6期Data ConvertersProcessor/CPU
V ariation-Tolerant Ultra-Low-V oltage Microprocessor With a Low-Overhead Within
提出一种超低电压微处理器设计，通过低开销EDAC技术提升电压可扩展性和容错能力。
65nm, 42%最低能耗降低, 38%能耗降低, 2.3倍吞吐量提升
JSSC 2015第7期Clocking & PLLsPLLProcessor/CPU
Clock and Synchronization Networks for a 3 GHz 64 Bit ARMv8 8-Core SoC Luca Rave
本文介绍了一种用于3 GHz 64位ARMv8 8核SoC的时钟分布与同步网络设计。
40nm CMOS, 3.0 GHz, 0.8 ps/mV rms, 9 ps period jitter and skew
JSSC 2015第11期Digital CircuitsProcessor/CPU
Compact and Supply-V oltage-Scalable Temperature Sensors for Dense On-Chip Therm
提出了一种紧凑且电压可调的温度传感器电路，用于高性能微处理器和SoC的动态热管理。
65nm CMOS, 0.6V, 最坏情况误差7.0°C（64个实例）
JSSC 2014第1期OtherProcessor/CPU
An FRAM-Based Nonvolatile Logic MCU SoC Exhibiting 100 Digital State Retention a
一款基于FRAM的非易失性逻辑MCU SoC，支持100次数字状态保留，睡眠模式下零泄漏。
130nm低泄漏工艺, 1.5V电源, 400ns恢复时间
JSSC 2014第1期MemoryProcessor/CPU
Circuit and Physical Design of the zEnterprise EC12 Microprocessor Chips and Mul
描述IBM EC12系统中处理器芯片和缓存芯片的电路与物理设计实现
5.5 GHz, 192 MB eDRAM
JSSC 2013第1期Clocking & PLLsProcessor/CPU
Resonant-Clock Design for a Power-Ef ficient High-V olume x86-64 Microprocessor
AMD 32nm x86-64处理器采用谐振时钟设计降低功耗
25%全局时钟功耗降低, 4.5%核心功耗降低
JSSC 2013第1期RF & WirelessProcessor/CPU
SleepWalker A 25-MHz 04-V Sub-mm 7- WMHz Microcontroller in 65-nm LPGP CMOS for
SleepWalker是一款65纳米低功耗微控制器，适用于物联网无线传感器节点，具有超低功耗和小尺寸特点。
65nm CMOS, 0.4V, 25MHz, 7μW/MHz
JSSC 2013第4期Clocking & PLLsProcessor/CPU
A 22 nm All-Digital Dynamically Adaptive Clock Distribution for Supply V oltage
22nm全数字动态自适应时钟分布技术，有效抑制电压跌落对处理器性能与能效的影响。
14%吞吐提升与3%能耗降低@1.0V, 18%与5%@0.8V, 31%与15%@0.6V（10%电压跌落）
JSSC 2013第11期Digital CircuitsProcessor/CPU
Miniaturized BJT-Based Thermal Sensor for Microprocessors in 32- and 22-nm Techn
提出了一种用于微处理器的微型化基于BJT的温度传感器，具有高分辨率和快速响应能力。
±0.2°C分辨率, 0.02mm²@32nm/0.006mm²@22nm, 3.8/1.4mW功耗, 1.4V电源
JSSC 2012第1期Digital CircuitsProcessor/CPU
An 8-Bit 40-Instructions-Per-Second Organic Microprocessor on Plastic Foil Kris
首款基于塑料电子技术的8位柔性微处理器，速度40指令/秒，功耗100μW。
8-bit, 40IPS, 100μW, 10V/50V
JSSC 2012第1期Digital CircuitsProcessor/CPU
Circuit and Physical Design Implementation of the Microprocessor Chip for the zE
描述z196处理器芯片的电路和物理设计，采用45nm SOI技术，实现5.2GHz高频运行。
45nm SOI, 5.2GHz, 1.4 billion transistors
JSSC 2012第10期Clocking & PLLsPLLProcessor/CPU
Design Modeling and Test of a Programmable Adaptive Phase-Shifting PLL for Enhan
提出一种自适应相移PLL，通过编程优化时钟数据补偿，提升最大工作频率。
1.2V, 65nm, 3.4–7.3%最大工作频率提升
JSSC 2011第1期Clocking & PLLsProcessor/CPU
A 45 nm Resilient Microprocessor Core for Dynamic V ariation Tolerance
45nm微处理器核心通过两种容错设计动态适应参数变化，提升吞吐和能效。
45nm CMOS, 动态参数变化容错, 提升吞吐和能效
JSSC 2011第1期MemoryDRAMProcessor/CPU
A 45 nm SOI Embedded DRAM Macro for the POWER Processor 32 MByte On-Chip L3 Cach
开发了用于POWER7™处理器的45nm SOI嵌入式DRAM宏，优化了访问速度和功耗。
1.35ns随机访问, 1.7ns随机周期, 32MB L3缓存
JSSC 2011第7期MemorySRAMProcessor/CPU
An Energy-Ef ficient Biomedical Signal Processing Platform
一种用于可穿戴传感器节点的节能生物医学信号处理平台
EEG和EKG应用能效提升10.2和11.5倍
JSSC 2010第1期Digital CircuitsProcessor/CPU
A 300 mV 494GOPSW Reconfigurable Dual-Supply 4-Way SIMD V ector Processing Accele
一款45纳米工艺的可重构双电源4路SIMD向量处理器，支持超低电压运行，峰值能效达494GOPS/W。
45nm CMOS, 1.3V-230mV, 494GOPS/W
JSSC 2010第2期RF & WirelessTransceiverProcessor/CPU
Software Assisted Digital RF Processor DRP for Single-Chip GSM Radio in 90 nm CM
提出一种90纳米CMOS工艺下的软件辅助数字射频处理器(DRP)，用于单芯片GSM无线电。
90 nm CMOS
JSSC 2009第1期MemorySRAMProcessor/CPU
A 65 nm Sub- 86116Microcontroller With Integrated SRAM and Switched Capacitor DC
65纳米微控制器芯片集成SRAM和开关电容DC-DC转换器，支持300mV亚阈值操作
65nm CMOS, 300-600mV, 27.2pJ/cycle, 75%效率
JSSC 2009第4期Digital CircuitsProcessor/CPU
A Sub-22s Wake-Up Time Power Gating Technique With Bypass Power Line for Rush Cu
开发了一种用于低功耗SoC的亚22秒唤醒时间电源门控技术，通过两种电源开关和旁路电源线抑制电源电压波动。
90nm CMOS, 0.24μs唤醒时间, 2.5mV电源波动, 面积开销<1%
JSSC 2009第6期Digital CircuitsProcessor/CPU
On-Chip Supply Noise Regulation Using a Low-Power Digital Switched Decoupling Ca
提出一种低功耗数字开关去耦电容电路，有效抑制中频段电源噪声。
0.13μm, 11X有效去耦电容提升, 9.8dB噪声抑制
JSSC 2009第12期Digital CircuitsDelta-Sigma ADCProcessor/CPU
A 105 V 16 mW 045 C3 27Resolution 61 Based Temperature Sensor With Parasitic Res
本文介绍了一种用于微处理器核心的32nm CMOS温度传感器，具有高精度和低功耗。
32nm CMOS, 105V, 16mW, 0.45°C分辨率, 10-110°C工作范围
JSSC 2008第1期Digital CircuitsProcessor/CPU
A Band-Limited Active Damping Circuit With 13 dB Power Supply Resonance Reductio
采用主动阻尼技术抑制电源网络共振，最高减少13dB噪声。
13 dB supply voltage noise reduction
JSSC 2008第1期Digital CircuitsProcessor/CPU
Design and Implementation of the POWER6 Microprocessor Benjamin Stolt Yonatan Mi
IBM POWER6处理器采用65nm SOI工艺，双核设计，频率高达5GHz，功耗低于100W。
65nm SOI, 5GHz, 100W
JSSC 2007第1期Digital CircuitsProcessor/CPU
Hotspot-Limited Microprocessors Direct Temperature and Power Distribution Measur
提出SIMP技术，通过红外热成像测量双核PowerPC970MP处理器的温度和功率分布。
双核PowerPC970MP处理器
JSSC 2007第12期OtherProcessor/CPU
CMOS Single-Chip Electronic Compass With Microcontroller
介绍了一种集成了微控制器的CMOS单芯片电子罗盘，具有高精度和紧凑设计。
0.35μm CMOS技术，2.3mm×2.8mm芯片尺寸，0.5°分辨率，2°精度
JSSC 2006第1期Power ManagementProcessor/CPU
A 90-nm Variable Frequency Clock System for a Power-Managed Itanium Architecture
90nm工艺的Itanium处理器采用动态变频时钟系统以实现功率管理。
90-nm CMOS, 1.7B transistors
JSSC 2006第1期MemoryDRAMProcessor/CPU
A Reprogrammable EDGE Baseband and Multimedia Handset SoC With 6-Mbit Embedded D
一款可重编程EDGE基带与多媒体手机SoC，集成6Mbit嵌入式DRAM指令存储器。
130nm CMOS, 690μA待机电流, 500小时GSM/EDGE终端续航
JSSC 2006第1期MemoryProcessor/CPU
Implementation of a Fourth-Generation 18-GHz Dual-Core SPARC V9 Microprocessor
第四代18GHz双核SPARC V9微处理器采用90nm双阈值电压双栅氧化技术，优化布局提升制造性和性能。
1.8 GHz, 90 W, 1.1 V
JSSC 2006第1期Digital CircuitsProcessor/CPU
Power and Temperature Control on a 90-nm Itanium Family Processor
90纳米Itanium处理器通过嵌入式反馈控制系统优化性能与功耗温度平衡
90nm CMOS, 31%功耗降低, 10%频率下降
JSSC 2006第1期Digital CircuitsProcessor/CPU
The Parity Protected Multithreaded Register Files on the 90-nm Itanium Microproc
90nm Itanium微处理器采用脉冲共享字线技术和寄存器内波纹奇偶校验系统，实现高效多线程寄存器文件。
7-layer 90-nm process, 2.0 GHz, 400 mW per register array
JSSC 2006第4期Clocking & PLLsProcessor/CPU
APRIL 2006 VOLUME 41 NUMBER 4 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2005 SY
该期刊包含多篇关于微处理器电源噪声免疫、浮点运算单元、芯片内通信和安全协处理器等主题的论文。
未明确提及具体性能指标
JSSC 2006第4期Clocking & PLLsProcessor/CPU
Enhancing Microprocessor Immunity to Power Supply Noise With Clock-Data Compensa
通过时钟与电源网络协同设计降低微处理器对电源噪声的敏感度，减少片上电容需求。
130-和180-nm处理器验证
JSSC 2006第8期Clocking & PLLsProcessor/CPU
A 90-nm Power Optimization Methodology With Application to the ARM 1136JF-S Micr
提出一种90nm CMOS工艺下ARM 1136JF-S微处理器的电源优化方法
355-MHz operating clock rate, 40% dynamic power reduction, 46% leakage power reduction
JSSC 2006第9期MemoryProcessor/CPU
A 32-KB Standard CMOS Antifuse One-Time Programmable ROM Embedded in a 16-bit Mi
设计并实现了一种嵌入16位微控制器的32KB标准CMOS一次性可编程ROM。
32KB OTP ROM, 9.9 mm²芯片面积