ISSCC 2026Session 32Data Converters
本文提出了一种具有双残差架构的增量流水线ADC，通过指数ΔΣ环路直接量化残差，取代了传统复杂且精度较低的插值器，实现了快速高精度的后端转换，同时保持对级间增益变化的不敏感性。原型芯片达到了85.1dB SNDR和8MS/s转换速度，在同类双残差ADC中SNDR最高，在同类高精度增量ADC中速度最快。
▸提出双残差辅助的指数量化架构，用指数ΔΣ环路直接量化残差，替代传统插值器，提高了精度和速度。
▸该架构对级间增益变化不敏感，增强了鲁棒性，简化了设计复杂度。
ISSCC 2026Session 11Data Converters
Chen-Kai Hsu1, Zhao Li6, Janet Brunsilius4, Enrique Alvarez-Fontecilla4, Robert Bishop1, Paul Wilkins1, Hassan L’Bahy1, Adalberto Cantoni1, Nuo Zhang1, Kaung Myat San Oo1, Cihan Asci1 Analog Devices,
ISSCC 2026Session 11Data Converters28nm CMOS
这篇论文提出了一种基于SAR的连续时间流水线ADC，采用噪声消除滤波器和DAC误差校准技术，在28nm CMOS工艺下实现了103dB SFDR和270MHz带宽，功耗155mW，面积1.4mm²，适用于汽车雷达和高端信息娱乐系统。
▸提出高线性度全通滤波器实现宽带高频谱纯度。
▸采用快速音调频域噪声消除滤波器校准和基于相关的逐元素DAC增益与时序误差校准。
ISSCC 2025Session 24Data Converters
该论文提出了一种8位10GS/s的双通道时间交织流水线ADC，采用并发残差传输与量化技术以及自动缓冲器功率门控技术，解决了高速时域ADC对PVT变化敏感的问题，实现了高速高鲁棒性的模数转换。
▸提出并发残差传输与量化技术，减少了流水线级间延迟，提高了转换速度。
▸实现自动缓冲器功率门控，根据工作状态动态调节功耗，降低了整体功耗。
ISSCC 2025Session 24Data Converters
本文提出一款14位1GS/s单通道流水线ADC，采用并行操作SAR子量化器和动态死区环形放大器，以降低功耗并改善PVT敏感性。通过创新电路结构解决了传统流水线ADC中功耗高和偏置调节复杂的问题。
▸提出并行操作SAR子量化器替代传统多比特flash量化器，降低功耗和面积。
▸采用动态死区环形放大器，无需外部偏置调节，增强PVT鲁棒性。
ISSCC 2025Session 24Data Converters
提出了一种12位3GS/s流水线ADC，采用基于门控LMS算法的分段线性非线性校准技术，解决了开环残差放大器引起的增益误差和严重非线性问题。该校准方法在后台通过dither注入和门控LMS自适应更新校准系数，相比传统多项式校准具有更低复杂度。
▸首次将门控LMS算法应用于流水线ADC的分段线性非线性校准，实现高效的背景校准。
▸采用分段线性逼近代替多项式拟合非线性，降低了校准复杂度并提高了收敛速度。
ISSCC 2025Session 18Data Converters
本文提出了一种184.8dB FoMS、1.6MS/s的增量噪声整形流水线ADC，采用基于单放大的kT/C噪声消除技术，解决了传统zoom ADC因低量化电平导致转换速度受限的问题。
▸提出增量噪声整形流水线ADC结构，结合高效多比特SAR量化，大幅减少转换周期，提升转换速度至MS/s级别。
▸采用单放大技术实现kT/C噪声消除，在保持高分辨率的同时提高能量效率，实现184.8dB FoMS。
ISSCC 2024Session 22Analog Circuitsnull
该论文提出了一种连续时间流水线ADC，通过片上数字重建滤波器结合PRBS注入和两步FIR-to-IIR转换来估计模拟传递函数，从而消除子ADC量化误差，实现了700MHz带宽和-164dBFS/Hz的小信号噪声频谱密度，功耗703mW。
▸采用片上数字重建滤波器，通过PRBS注入和交叉相关估计模拟传递函数，实现高带宽和低噪声性能。
▸将传递函数估计扩展为两步，分别处理两个DRF部分，提高估计精度（误差分别<0.1%和<1%）。
ISSCC 2024Session 22Analog Circuits
本文提出了一款12GS/s 12位4路时间交织流水线ADC，通过全面的时间交织误差校准和线性化输入缓冲器设计，解决了高速高精度ADC中TI误差校正复杂性和输入缓冲器线性度不足的问题。
▸提出了一种全面的TI误差背景校准方法，覆盖增益、偏移和时序误差，无需额外硬件开销。
▸设计了线性化输入缓冲器，采用补偿技术提高宽带输入下的线性度，降低功耗。
ISSCC 2023Session 17Data Converters
该论文提出了一种基于环形放大器的流水线时间交织逐次逼近寄存器型模数转换器，通过分裂型MDAC和开关参考去耦电容技术，在1GS/s采样率下实现了10-ENOB精度和10mW功耗，解决了高速高精度ADC功耗过高的问题。
▸提出分裂型MDAC结构，将传统MDAC拆分为两个子DAC，降低了环形放大器的负载和功耗。
▸采用开关参考去耦电容技术，在保持阶段动态调整参考电压，提高了SAR ADC的线性度。
ISSCC 2023Session 10Data Converters
本文提出一种单通道12位2GS/s的流水线ADC，采用临界阻尼环形放大器和时间域量化器，实现了对PVT变化的鲁棒性，无需校准即可获得高精度残差放大。
▸采用临界阻尼环形放大器实现闭环残差放大，无需校准即可在PVT变化下保持增益稳定。
▸结合时间域量化器，在高速流水线ADC中实现高精度量化。
ISSCC 2023Session 10Data Converters
本文提出了一种单通道2.6GS/s 10位动态流水线ADC，采用时间辅助残差生成方案，实现了内在的PVT鲁棒性。该设计解决了流水线SAR ADC因串行量化导致的转换速率限制问题，适用于多GS/s中等分辨率单通道ADC需求。
▸提出时间辅助残差生成方案，通过时间域处理加速残差生成，突破传统流水线SAR ADC的速率瓶颈。
▸采用动态流水线结构，结合内在PVT补偿机制，无需额外校准即可在工艺、电压、温度变化下保持性能。
ISSCC 2023Session 10Data Converters
本文提出了一种1.8GHz 12位预采样流水线ADC，通过参考缓冲器和运算放大器功耗松弛技术，在保持高速采样的同时降低了功耗。该设计旨在解决直接射频采样中ADC对SNDR和速度的严苛要求，以及时间交织ADC的校准复杂度和能效问题。
▸采用预采样技术减少采样保持电路对运算放大器的压力，从而允许放大器功耗松弛。
▸通过参考缓冲器优化设计，降低参考电压建立时间与噪声，提升整体线性度。
ISSCC 2022Session 10Data Converters
提出了一种0.004mm² 200MS/s的流水线SAR ADC，通过kT/C噪声消除技术大幅减小第一级采样电容，同时设计PVT鲁棒的环形放大器，在降低功耗和面积的同时实现高速高精度转换。
▸提出kT/C噪声消除技术，允许使用远小于传统方案的采样电容，从而降低ADC驱动器和参考缓冲器的设计复杂度与功耗。
▸设计了一种对工艺、电压、温度变化具有鲁棒性的环形放大器(Ring-Amp)，在低功耗下实现高速残余放大。
ISSCC 2021Session 27Data Converters
本文提出了一种具有固有增益误差容忍度的噪声整形SAR辅助流水线ADC，通过背景失调校准技术抑制动态功率放大器的增益误差，实现了25MHz带宽和75dB SNDR。该设计避免了传统闭环动态放大器高速困难、数字放大器需低噪声比较器等缺点。
▸提出一种固有增益误差容忍的噪声整形SAR辅助流水线架构，无需显式增益误差校准。
▸集成背景失调校准技术，有效抑制动态放大器的失调影响，提升线性度。
ISSCC 2021Session 27Data Converters
本文提出了一种0.4-40MS/s、75.7dB SNDR的全动态事件驱动流水线ADC，采用3级级联浮空逆变器放大器取代传统静态OTA，解决了传统流水线ADC功耗随采样率缩放性差以及OTA唤醒耗时长的问题，实现了宽范围可扩展的高效高精度转换。
▸提出全动态事件驱动流水线架构，无需静态偏置和CMFB稳定时间，功耗与采样率自动线性缩放。
▸采用3级级联浮空逆变器放大器，实现高增益和高效率的残余放大。
ISSCC 2020Session 9Data Converters
本文提出了一种部分交织SAR辅助噪声整形流水线ADC，通过背景级间偏移校准技术，在2.56mW功耗下实现了40MHz带宽和75dB SNDR，解决了现有NS-SAR混合架构在带宽和分辨率之间的权衡问题。
▸提出部分交织SAR辅助NS流水线架构，结合噪声整形与流水线技术，提高了带宽和分辨率。
▸采用背景级间偏移校准，无需额外功耗即可校正偏移误差，提升线性度。
ISSCC 2020Session 16Data Converters28nm CMOS
该论文提出了一种基于VCO的连续时间流水线ADC，具有800MHz带宽和固有的抗混叠特性，并集成了片上数字重建滤波器，解决了宽带无线通信系统中高带宽、高线性度ADC的设计难题。
▸提出VCO-based连续时间流水线架构，利用VCO的相位域量化实现高带宽和抗混叠。
▸集成片上数字重建滤波器，无需外部抗混叠滤波器，降低系统复杂度。
ISSCC 2020Session 16Data Converters未知（未明确给出，推测为先进CMOS工艺）
本文提出了一种单通道3.3GS/s、6位全动态流水线ADC，通过后放大残差生成技术实现了低功耗（5.5mW）和高速转换，解决了传统闪存ADC在高分辨率下面积和能效低下的问题。采用全动态电路避免了静态功耗，适用于ADC-based串行链路和5G接收机。
▸提出全动态流水线架构，消除了静态偏置电流，显著降低功耗。
▸采用后放大残差生成技术，在不增加额外比较器的情况下提升转换速度。
ISSCC 2019Session 3Data Converters16nm
本文提出了一种6-600MS/s的全动态环形放大器流水线ADC，采用异步事件驱动时钟方案以解决深层流水线中时钟树分布网络带来的寄生、失配和时序偏差问题。通过全动态环形放大器降低功耗，并利用异步时钟简化时序设计，提高了速度与可靠性。
▸提出异步事件驱动时钟方案，免去传统时钟树中复杂的非重叠和因果时序裕度设计，降低功耗和抖动。
▸采用全动态环形放大器作为残差放大器，改善传统流水线中放大器功耗瓶颈问题。
ISSCC 2019Session 3Data Converters
该论文提出了一种连续时间流水线SAR ADC，采用两级结构：第一级为1位连续时间SAR，第二级为离散时间SAR，通过动态放大器替代静态闭环放大器以降低功耗。实现了0.01mm²面积、25μW功耗、2MS/s采样率下74dB SNDR，输入电容仅120fF，解决了高精度低功耗小面积ADC的设计难题。
▸提出连续时间流水线SAR架构，第一级CT-SAR仅1位，使残差电压很小，从而允许使用低功耗动态放大器代替传统静态放大器。
▸采用自定时动态放大器，在固定放大时间后采样，结合两级流水线操作，实现高能效和高精度。
ISSCC 2019Session 3Data Converters
该论文提出了一种单通道SAR辅助流水线ADC，通过在流水线放大器中使用温度补偿的动态Gm-R结构，在1GS/s采样率下实现60dB SNDR，功耗仅7.6mW，解决了传统SAR架构在高分辨率高速度下受限于亚稳态的问题。
▸采用单通道SAR辅助流水线架构，避免时间交织多通道带来的抖动和输入电容问题，实现高速高精度。
▸提出温度补偿的动态Gm-R放大器，改善跨导随温度变化的稳定性，提升ADC整体性能。
ISSCC 2018Session 5Image Sensors
该论文提出了一款2.1μm像素尺寸的33M像素CMOS图像传感器，采用多功能3级流水线ADC，支持480fps高速模式和120fps低噪声模式，解决了高分辨率视频拍摄中速度与噪声的折衷问题。
ISSCC 2017Session 16Data Converters28nm CMOS
该论文提出了一款12位10GS/s的交织流水线ADC，采用28nm CMOS工艺，实现了7.4GHz的输入模拟带宽，适用于软件定义无线电和宽带仪器等需要高动态范围的应用。
▸采用交织流水线架构实现10GS/s的高采样率
▸在28nm CMOS工艺下达到7.4GHz的输入带宽和56dB的SNR
ISSCC 2017Session 16Data Converters
本文提出了一种9GS/s、1GHz带宽的过采样连续时间流水线ADC，通过连续时间环路滤波器替代离散时间前端，解决了传统开关电容前端带来的混叠、噪声折叠和高峰值驱动电流问题，实现了-161dBFS/Hz的噪声谱密度。
▸采用连续时间流水线架构结合过采样，在9GS/s超高采样率下实现1GHz带宽，同时避免离散时间前端的伪影。
▸通过连续时间环路滤波器设计，降低了对预滤波器和驱动器的要求，从而减少了整个信号链的功耗。
ISSCC 2016Session 27Data Converters16nm CMOS
该论文提出了一种在16nm CMOS工艺下实现的4GS/s 13位流水线ADC，通过电容和放大器共享技术显著降低了功耗和芯片面积，解决了高速高分辨率ADC设计中的能效瓶颈问题。
▸采用电容共享技术，减少电容总数，从而降低面积和功耗。
▸采用放大器共享技术，减少有源放大器数量，进一步优化功耗。
ISSCC 2015Session 26Data Converters
本文提出一种基于全差分环形放大器的SAR辅助流水线ADC，解决了传统流水线ADC中功耗高、输出摆幅受限的问题。在1mW功耗下实现了71.5dB SNDR和50MS/s采样率，具有高能效特性。
▸采用全差分环形放大器作为残差放大器，替代传统功耗高的telescopic放大器，实现低功耗且高输出摆幅。
▸将环形放大器与SAR辅助流水线架构结合，在保持高分辨率的同时显著提升能效。
ISSCC 2015Session 15Data ConvertersBiCMOS
本论文提出一款基于BiCMOS工艺的14位500MS/s开关电流流水线ADC，实现了90dB SFDR，用于多载波基站接收路径。通过开关电流技术克服时间交错ADC的失配问题，提高了集成度和线性度。
▸采用开关电流电路代替传统开关电容，避免采样电容失配和时序偏差，提升高频率下的SFDR
▸利用BiCMOS工艺结合双极型器件的高跨导和CMOS逻辑灵活性，实现高线性度与高速采样
ISSCC 2015Session 15Data Converters
本文提出了一种12位250MS/s的流水线ADC，采用虚拟地参考缓冲器（Virtual Ground Reference Buffer）技术，解决了传统高速高精度流水线ADC中运算放大器功耗过高的问题。该设计在不依赖数字校准的情况下，实现了低功耗高性能的模数转换。
▸提出虚拟地参考缓冲器技术，取代传统高功耗运算放大器，降低功耗并保持精度。
▸通过虚拟地参考缓冲器实现高速高线性度采样保持与级间增益，简化电路设计。
ISSCC 2014Session 29Data Converters
该论文提出了一种14位1GS/s的RF采样流水线ADC，采用背景校准技术，利用LMS算法估计增益和记忆系数，以解决高速高精度ADC中的非线性误差和记忆效应问题。
▸提出了一种适用于RF采样的流水线ADC架构，实现了14位分辨率与1GS/s采样率。
▸采用基于LMS算法的背景校准技术，同时估计级间增益和记忆系数，有效补偿了动态非线性误差。
ISSCC 2014Session 11Data Converters0.13µm CMOS
该论文提出了一种基于零交叉电路（ZCBC）的15位48MS/s流水线ADC，在0.13µm CMOS工艺中实现了74dB SNDR，功耗仅21mW。通过采用零交叉技术替代传统高增益运放，解决了低电压工艺下线性度与功耗难以兼顾的问题。
▸采用零交叉电路（ZCBC）替代传统高增益运算放大器，在低电压CMOS工艺中实现高线性度与低功耗。
▸通过优化零交叉检测和电流源设计，在48MS/s采样率下达到15位分辨率，同时保持74dB SNDR。
ISSCC 2014Session 11Data Converters
本文提出了一种无比较器的流水线ADC，采用自偏置环放大器替代传统OTA，实现了低功耗和低电压操作。该ADC在100MS/s采样率下达到10.5位精度，功耗仅2.46mW，解决了OTA功耗高和低电压设计困难的问题。
▸引入自偏置环放大器，无需额外偏置电路，提高功耗效率和稳定性
▸消除比较器，简化电路并降低功耗，实现无比较器流水线架构
ISSCC 2014Session 11Data Converters28nm CMOS
该论文提出了一种在28nm CMOS工艺下实现的1.5mW功耗、68dB SNDR、80MS/s采样率的2倍交错SAR辅助流水线ADC，解决了高速高精度SAR ADC功率效率低的问题，并包含了主动参考发生器、时钟发生器和编码器的全部功耗。
▸采用SAR辅助流水线架构结合2倍交错，在80MS/s采样率下实现了68dB SNDR，同时保持极低功耗（1.5mW）。
▸将主动参考发生器、时钟发生器和编码器的功耗全部计入，区别于大多数仅报告核心ADC功耗的SAR ADC设计。
ISSCC 2013Session 26Data Converters
本文提出了一种14位2.5GS/s的8路交织流水线ADC，采用背景校准和数字动态线性校正技术。通过模拟抖动作为幅度参考，利用LMS增益校准循环检测输出码与伪随机抖动的相关性，实现片间增益校准，解决了高速高精度ADC中的增益失配和非线性问题。
▸采用模拟抖动作为幅度参考，结合LMS增益校准循环实现片间增益校准，无需中断正常转换。
▸引入数字动态线性校正技术，补偿流水线ADC的非线性误差，提升整体线性度。
ISSCC 2013Session 15Data Converters
ΔΣ modulators and pipelined ADCs, accurately transferring voltages in sampled-data form, regardless of opamp gain and nonlinearity, has been one of the most challenging issues that analog designers ha
ISSCC 2012Session 27Data Converters0.13µm CMOS
本文提出了一种在0.13µm CMOS工艺下实现的两步流水线ADC，工作电压1.2V，采样率30MS/s，SNDR达到70.4dB。通过优化两级级联增益级的组合，显著降低了功耗，实现了31.3fJ/转换步的品质因数，解决了低功耗与高性能之间的矛盾。
▸通过改变两级级联增益级的增益组合来优化功耗，支持更低的电源电压操作。
▸在1.2V低电压下实现14位精度和30MS/s采样率，同时保持优异的能效。
ISSCC 2012Session 27Data Converters
提出一种双路径流水线ADC架构，将残差放大分为粗放大和精放大两步，粗放大器产生大摆幅但精度低，精放大器补偿误差产生小摆幅输出，从而降低运放增益和速度要求，实现了5.37mW、10位、200MS/s的低功耗设计。
▸提出双路径残差放大方案，利用粗放大器与精放大器分离实现高精度放大，同时降低了对运放直流增益和速度的要求。
▸粗放大器采用低功耗开环结构产生大摆幅信号，精放大器仅需处理小摆幅误差，整体功耗显著降低。
ISSCC 2011Session 10Data Converters
本文实现了一款16位80MS/s的流水线ADC，在100mW功耗下达到77.6dB SNR和95dBc SFDR（10MHz输入），采用动态电路技术显著降低功耗并提升性能。
▸采用动态比较器和动态放大器等电路技术，在保持高精度的同时大幅降低功耗。
▸通过优化的参考缓冲器和时钟电路设计，实现了低噪声和高线性度。
ISSCC 2011Session 10Data Converters40nm CMOS
本文提出了一种采用双残差架构的800MS/s 12位流水线ADC，在40nm CMOS工艺下实现了59dB峰值SNDR和105mW功耗，FOM为0.18pJ/转换步。该架构仅需校准MDAC放大器的失调电压，简化了校准算法。
▸采用双残差（dual-residue）流水线架构，仅需校准MDAC放大器的失调电压，大幅降低校准复杂度。
▸在40nm CMOS工艺下实现800MS/s采样率，同时保持0.18pJ/转换步的高能效。
ISSCC 2011Session 10Data ConvertersSiGe BiCMOS
本文提出了一种12位1GS/s的双路时间交织流水线ADC，采用SiGe BiCMOS工艺。通过模拟校准技术解决分支间失配问题，包括利用10位DAC调整时钟缓冲器电源来校正定时偏移，以及改变自举电路电源来调整带宽。
▸采用模拟校准技术分别调整定时偏移和带宽，通过改变电源电压控制时钟缓冲器传播延迟和自举电路导通电阻。
▸共享其他电路，仅输出射极跟随器(Q3)存在增益失配且无需校准，简化了设计。
ISSCC 2010Session 16Data Converters
该论文提出了一种混合CLS-Opamp/ZCBC架构的流水线ADC，利用仅300mV输出摆幅的运算放大器实现了1.4V的信号摆幅，解决了CMOS工艺缩放中电压余量和本征增益降低带来的设计难题。
▸创新性地将相关电平移位(CLS)技术与零交叉电路(ZCBC)混合，在低电压下获得大信号摆幅。
▸使用输出摆幅仅300mV的运算放大器，通过混合架构扩展至1.4V有效信号摆幅，降低了对高增益运放的依赖。
ISSCC 2010Session 16Data Converters
该论文提出了一种采用时间共享技术的10位100MS/s流水线ADC，仅消耗4.5mW功耗。通过时间共享MDAC中的运算放大器，有效减少了芯片面积和静态功耗，在保持中等速度和高分辨率的同时实现了低功耗设计。
▸提出时间共享技术，使多个流水线级共享同一个运算放大器，大幅降低功耗。
▸优化了MDAC的时序和电容匹配，确保在共享运放条件下仍能维持10位线性度。
ISSCC 2010Session 16Data Converters40nm CMOS
该论文提出了一种四通道交织的6位2.2GS/s流水线ADC，采用全动态流水线架构和折叠前端，在40nm CMOS工艺中实现极低功耗2.6mW。通过动态流水线减少输入电容并实现高速量化，同时折叠前端将所需校准工作量减半。
▸采用全动态流水线架构，实现超低功耗高速量化，且输入电容小。
▸提出折叠前端技术，对输入信号进行采样和整流，同时去除共模电压，有效降低校准复杂度。
ISSCC 2010Session 16Data Converters
该论文提出了一种16位100-160MS/s的SiGe BiCMOS流水线ADC，用于无线基站接收机。它解决了多载波GSM等应用对高分辨率、高采样率和高线性度ADC的需求，实现了100dBFS的SFDR和大于77dBFS的SNR。
▸采用SiGe BiCMOS工艺实现流水线ADC架构，在100-160MS/s采样率下达到16位精度和100dBFS SFDR，满足严苛的线性度要求。
▸针对无线基站接收机中复杂RF前端简化需求，优化了ADC的动态范围和噪声性能，支持多载波GSM等应用。
ISSCC 2009Session 9Data Converters0.18µm CMOS
本文提出了一种使用电容电荷泵替代传统运放的低功耗流水线ADC，在0.18µm CMOS工艺下实现了50MS/s采样率和58dB SNDR，功耗仅9.9mW。该设计解决了传统运放功耗高的问题，同时避免了复杂校准和单端结构的局限性。
▸采用电容电荷泵替代运放实现流水线级间增益，显著降低功耗。
▸实现了全差分结构，避免了单端或伪差分带来的线性度限制。
ISSCC 2009Session 9Data Converters
该论文提出了一种100MS/s、130mW的流水线ADC，通过集成的数字后台谐波失真校正(HDC)和DAC噪声消除(DNC)技术，实现了69dB的SNDR。首次IC实现HDC，有效补偿了残差放大器的增益误差和非线性，以及DAC电容失配，从而在降低功耗方面优于传统流水线ADC。
▸首次在IC中实现数字谐波失真校正(HDC)，用于补偿残差放大器的增益误差和非线性。
▸集成DAC噪声消除(DNC)技术，补偿DAC电容失配。
ISSCC 2009Session 4Data Converters
本文提出了一款16位125MS/s的流水线ADC，在1.8V供电下功耗仅385mW，实现了78.7dB SNR和96dB SFDR。通过优化电路架构和采用dithering技术，该ADC在保持高精度的同时支持高达150MHz的IF采样，并有效抑制了杂散分量。
▸通过低功耗设计技术实现了16位125MS/s流水线ADC仅385mW的功耗。
▸采用dithering技术显著改善了较小输入信号下的线性度，使得最差杂散低于-98dB。
ISSCC 2008Session 30Data Converters65nm CMOS
该论文提出了一种在65nm CMOS工艺下、1V供电、11位200MS/s的流水线ADC，采用数字后台校准技术来解决低电压下高增益运放设计困难的问题。通过校准技术，有效克服了先进纳米工艺中增益不足和电容失配的限制。
▸采用数字后台校准技术，无需中断正常转换即可校正增益误差和电容失配。
▸在65nm低电压CMOS工艺下实现了11位200MS/s的高性能流水线ADC。
ISSCC 2008Session 27Data Converters
本文提出一款连续时间ΔΣ调制器，在10MHz带宽内实现87dB动态范围和-91dBc互调失真，功耗仅100mW。针对宽带高动态范围ADC的需求，该调制器利用电阻输入简化驱动，并提供固有抗混叠滤波，解决了传统流水线ADC需要复杂输入缓冲和抗混叠滤波器的问题。
▸在CMOS工艺中实现10MHz带宽的连续时间ΔΣ调制器，同时达到87dB动态范围和-91dBc的低互调失真，显著优于同类设计。
▸通过优化环路滤波器和量化器设计，在100mW低功耗下实现接近90dB的SFDR，满足无线通信系统对高线性度的要求。
ISSCC 2008Session 12Data Converters65nm CMOS
该论文实现了一款1.2V供电、4.5mW功耗的10位100MS/s流水线ADC，采用65nm CMOS工艺，适用于WiFi/WiMAX等宽带无线应用，解决了低电压下高精度低功耗转换的难题。
▸在65nm CMOS工艺中采用1.2V低电压设计，实现了100MS/s采样率和10位分辨率，功耗仅4.5mW
▸通过优化流水线级架构和低功耗电路技术（如动态比较器、低摆幅放大器），在保持精度的同时显著降低功耗
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