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Pipeline ADC

91 篇相关 JSSC 论文

JSSC 2025第2期Data ConvertersPipeline ADC
A Single Channel 12 b 2 GS s PVT Robust Pipelined ADC With Sturdy Ring Amplifie
一种采用坚固环形放大器的单通道12位2GS/s PVT鲁棒流水线ADC
12位, 2GS/s
JSSC 2025第7期Data ConvertersPipeline ADC
An Intrinsically PVT Robust 10 bit 26 GS s Dynamic Pipelined ADC With Dual Path
一种具有双路径的10位26GS/s动态流水线ADC，具有内在PVT鲁棒性
10 bit, 26 GS/s
JSSC 2024第3期Data ConvertersPipeline ADC
A 46400 K Functional Ringamp-Based 250 MSs 12 b Pipelined ADC With PVT-Robust Un
提出一种PVT鲁棒的环形放大器，实现高速无增益校准的12位250 MS/s流水线ADC。
65nm CMOS, 12-bit, 250 MS/s, SNDR > 57.7 dB
JSSC 2024第4期Data ConvertersPipeline ADCDAC
A 64-GSs 1-GHz BW Continuous-Time Pipelined ADC With Time-Interleaved Sub-ADC-DA
提出一种采用时间交织子ADC-DAC路径的连续时间流水线ADC，提升带宽和信号消除性能。
16nm FinFET, 64GS/s, 1GHz带宽, 61.7dB SNR, 240mW功耗, 0.77mm²面积
JSSC 2024第8期Data ConvertersSAR ADCPipeline ADC
A 15-MHz BW 812-dB SNDR Dual-Residue Pipeline ADC With a Fully Dynamic Noise-Sha
提出了一种高效能高分辨率的双残差流水线-SAR ADC，结合噪声整形技术。
81.2-dB SNDR, 89.9-dB SFDR, 1.5-MHz BW, OSR=8, 170.4-dB Schreier FoM
JSSC 2024第12期Data ConvertersPipeline ADCDAC
A 90-dBFS-IM3 164-dBFSHz-NSD 700-MHz-Bandwidth Continuous-Time Pipelined ADC Wit
一款高性能连续时间流水线ADC，具有低失真和低噪声特性。
16nm FinFET, 6.4GS/s, -90dBFS IM3, -164dBFS/Hz NSD, 700MHz带宽, 703mW功耗
JSSC 2022第3期Data ConvertersPipeline ADC
A 20 MHz Bandwidth 79 dB SNDR SAR-Assisted Noise-Shaping Pipeline ADC With Gain
一种20MHz带宽、79dB SNDR的SAR辅助噪声整形流水线ADC，具有优化的噪声传递函数零点和背景校准功能。
28nm CMOS, 1V, 260MS/s, 20MHz带宽, 79.1dB SNDR, 3.1mW功耗
JSSC 2022第5期Data ConvertersSAR ADCPipeline ADC
An Inherent Gain Error Tolerance Noise-Shaping SAR-Assisted Pipeline ADC With Co
提出一种增益误差容忍的噪声整形SAR辅助流水线ADC，采用无源前馈结构实现高精度和低功耗。
28nm CMOS, 1V, 400MS/s, 25MHz带宽, 1.26mW功耗, 75dB SNDR, 178dB FoMS
JSSC 2022第6期Data ConvertersPipeline ADC
A 33-GSs 6-b Fully Dynamic Pipelined ADC With Linearized Dynamic Amplifier Zihao
一款采用线性化动态放大器的3.3GS/s 6位全动态流水线ADC
28nm CMOS, 3.3GS/s, 5.5mW, 40.02-fJ/conversion-step FoM
JSSC 2021第4期Data ConvertersPipeline ADC
A 1-MSs to 1-GSs Ringamp-Based Pipelined ADC With Fully Dynamic Reference Regula
提出一种基于环形放大器的全动态流水线ADC，支持1-MS/s至1-GS/s速率，功耗低。
16nm CMOS, 1 GS/s, 59.5-dB SNDR, 75.9-dB SFDR, 10.9-mW
JSSC 2021第8期Data ConvertersPipeline ADC
A 4-GSs 10-ENOB 75-mW Ringamp ADC in 16-nm CMOS With Background Monitoring of Di
提出一种4-GS/s 10-ENOB 75-mW环形放大器ADC，采用16nm CMOS工艺，具有背景监测功能。
16nm CMOS, 4-GS/s, 62-dB SNDR, 75-dB SFDR, 75 mW
JSSC 2020第2期Data ConvertersSAR ADCPipeline ADC
A 125-MHz Bandwidth 77-dB SNDR SAR-Assisted Noise Shaping Pipeline ADC
提出一种SAR辅助噪声整形流水线ADC，突破现有SAR ADC的速度瓶颈。
65nm CMOS, 1.2V, 125MHz带宽, 77.1dB SNDR, 4.5mW
JSSC 2020第9期Data ConvertersPipeline ADCNeural Network Accelerator
An 11-b 100-MSs Fully Dynamic Pipelined ADC Using a High-Linearity Dynamic Ampli
一种采用高线性度动态放大器的11位100MS/s全动态流水线ADC
28nm CMOS, 0.05mm², 100MS/s, 62dB SNDR, 77dB SFDR, 1.33mW
JSSC 2020第12期RF & WirelessPipeline ADC
A 12-b 18-GSs RF Sampling ADC With an Integrated Wideband Track-and-Hold Amplifi
一种采用16nm FinFET工艺的12位18GS/s RF采样ADC，集成宽带跟踪保持放大器
12位分辨率，18GS/s采样率，18GHz输入带宽
JSSC 2019第2期Data ConvertersPipeline ADC
A Single-Channel 600-MSs 12-b Ringamp-Based Pipelined ADC in 28-nm CMOS
28nm CMOS工艺下基于环形放大器的600MS/s 12位流水线ADC设计
28nm CMOS, 0.9V, 600MS/s, 58.7dB SNDR, 72.4dB SFDR, 14.5mW
JSSC 2019第3期Data ConvertersPipeline ADC
A 1-GSps 12-b Single-Channel Pipelined ADC With Dead-Zone-Degenerated Ring Ampli
采用死区退化和第二级偏置增强技术的12位1GS/s流水线ADC，在28nm CMOS工艺下实现高性能。
28nm CMOS, 0.9V, 1GS/s, 56.6dB SNDR, 73.1dB SFDR, 24.8mW
JSSC 2019第5期Data ConvertersPipeline ADCOp-Amp
A 753-dB SNDR 24-MSs Ring Amplifier-Based Pipelined ADC Using Averaging Correlat
提出ACLS和RS技术，降低流水线ADC中运放增益和电容失配误差，实现16位高性能ADC。
90nm CMOS, 24 MS/s, 74.3-dB SNDR, 85.5-dB SFDR, 5.1 mW
JSSC 2018第7期Data ConvertersPipeline ADC
A 13 mW 64 dB SNDR 280 MSs Pipelined ADC Using Linearized Integrating Amplifier
一款采用线性化积分放大器的低功耗高精度流水线ADC设计
13mW, 64dB SNDR, 280MS/s
JSSC 2018第11期Data ConvertersPipeline ADC
A 44 fJConversion Step 200 MSs Pipeline ADC Employing Current Mode MDACs
采用电流模式MDAC的200MS/s流水线ADC，实现44fJ/转换步的高能效
44fJ/Conversion Step, 200MS/s
JSSC 2017第12期Data ConvertersPipeline ADC
A 12 b 10 GSs Interleaved Pipeline ADC in 28 nm CMOS Technology
28nm CMOS工艺下实现12位10GS/s交错流水线ADC
28nm CMOS, 12位, 10GS/s
JSSC 2017第12期Data ConvertersPipeline ADC
A 9 GSs 1125 GHz BW Oversampling Continuous Time Pipeline ADC Achieving 164 dBF
本文介绍了一种9 GS/s、1125 GHz带宽的过采样连续时间流水线ADC，实现了164 dB的动态范围。
9 GS/s, 1125 GHz BW, 164 dBFS
JSSC 2016第10期Data ConvertersPipeline ADC
A 9 bit 18 GS s 44 mW Pipelined ADC Using Linearized Open Loop Amplifiers
一种采用线性化开环放大器的9位18GS/s 44mW流水线ADC
9 bit, 18 GS/s, 44 mW
JSSC 2015第6期Data ConvertersPipeline ADC
An Ultra-Low-V oltage 160 MSs 7 Bit Interpolated Pipeline ADC Using Dynamic Ampl
本文介绍了一种0.55V、7位、160MS/s的流水线ADC，采用动态放大器和插值架构提升性能。
90nm CMOS, 0.55V, 160MS/s, 2.43mW, ENOB 6.0 bits
JSSC 2015第7期Data ConvertersPipeline ADC
A 12 b 53 mW 195 MSs Pipeline ADC with 82 dB SFDR Using Split-ADC Calibration
一种采用分离ADC校准技术的12位195MS/s流水线ADC，实现82dB SFDR和53mW功耗。
12bit, 195MS/s, 82dB SFDR, 64.8dB SNDR, 53mW, 1V supply
JSSC 2015第10期Data ConvertersPipeline ADC
A 100 MSs 105 Bit 246 mW Comparator-Less Pipeline ADC Using Self-Biased Ring Amp
提出自偏置环形放大器方案，实现高效能比较器流水线ADC。
100 MS/s, 56.6 dB SNDR, 2.46 mW
JSSC 2015第12期Data ConvertersPipeline ADCOp-Amp
A 12b 250 MSs Pipelined ADC With Virtual Ground Reference Buffers
提出虚拟地参考缓冲技术提升12位250MS/s流水线ADC性能
65nm CMOS, 1.2V, 250MS/s, 67.0dB SNDR, 49.7mW
JSSC 2015第12期Data ConvertersPipeline ADC
A 1 mW 715 dB SNDR 50 MSs 13 bit Fully Differential Ring Amplifier Based SAR-Assi
本文提出了一种基于65nm CMOS工艺的13位50MS/s全差分环形放大器SAR辅助流水线ADC，具有高增益和低功耗特点。
65nm CMOS, 1mW, 50MS/s, 70.9dB SNDR
JSSC 2014第2期Data ConvertersPipeline ADCOp-Amp
A 14b 60 MSs Pipelined ADC Adaptively Cancelling Opamp Gain and Nonlinearity Y u
通过自适应消除运放增益和非线性误差的14位60MS/s流水线ADC设计
14b INL, 91 dB SFDR, 60 MS/s, 1.6 V
JSSC 2014第4期Data ConvertersPipeline ADCDAC
A Time-Based Pipelined ADC Using Both V oltage and Time Domain Information
提出一种结合电压和时间域信息的基于时间的流水线ADC，提高分辨率和能效。
69.3 dB SNDR, 6.38 mW, 70 MHz
JSSC 2014第5期Data ConvertersPipeline ADC
Analysis of Metastability in Pipelined ADCs
分析流水线ADC中比较器亚稳态引起的误差机制及其预测方法。
8-bit, 600 MS/s
JSSC 2014第6期Data ConvertersPipeline ADCOp-Amp
A 12 bit 200 MSs Zero-Crossing-Based Pipelined ADC With Early Sub-ADC Decision a
一种12位200MS/s的基于零交叉技术的流水线ADC，采用背景校准技术消除系统性和随机性偏移。
12位, 200MS/s, 64.6dB SNDR, 82.9dBc SFDR, 30.7mW
JSSC 2014第8期Data ConvertersPipeline ADC
A 71 mW 1 GSs ADC With 48 dB SNDR at Nyquist Rate
一种采用双级流水线ADC设计的1 GHz采样率转换器，在奈奎斯特频率下实现48 dB SNDR和25 fJ/转换步的能效。
65nm CMOS, 1V, 1GS/s, 48dB SNDR, 25fJ/conversion-step
JSSC 2014第9期Data ConvertersPipeline ADC
A 12 Bit 16 GSs BiCMOS 22 Hierarchical Time-Interleaved Pipeline ADC Manar El-Ch
本文介绍了一种采用0.18µm BiCMOS工艺的12位1.6 GS/s流水线ADC，具有四路时间交织分层结构和主从T&H，以提高动态性能并降低误差率。
12位, 1.6 GS/s, SFDR 79 dBc/66 dBc, 误差率<10, 功耗1.15 W
JSSC 2013第2期Data ConvertersPipeline ADC
Highly Linear Noise-Shaped Pipelined ADC Utilizing a Relaxed Accuracy Front-End
提出一种高线性噪声整形流水线ADC，采用低复杂度前端调制器和残差反馈实现高阶噪声整形。
0.18μm CMOS, 12 ENOB, 64MHz时钟, 6 OSR, 13.9mW总功耗
JSSC 2013第3期Data ConvertersPipeline ADCOp-Amp
A 10-Bit 300-MSs Pipelined ADC With Digital Calibration and Digital Bias Generat
采用65nm CMOS工艺的10位300MS/s流水线ADC，具有数字校准和数字偏置生成功能。
65nm CMOS, 1V, 300MS/s, 26.6mW, DNL 0.52/0.4 LSB, INL 0.99/1.65 LSB, SNDR 55.4 dB, SFDR 67.2 dB
JSSC 2013第3期Data ConvertersPipeline ADCOp-Amp
Immediate Calibration of Operational Ampli fier Gain Error in Pipelined ADCs Usin
提出扩展相关双采样技术(ECDS)，用于流水线ADC中运放增益误差的即时校准。
11-bit 40-MS/s, 85mW@2.5V, SNDR 63.4dB, SFDR 75.7dB
JSSC 2013第8期Data ConvertersPipeline ADCDAC
A 240-mW 21-GSs 52-dB SNDR Pipeline ADC Using MDAC Equalization Jiangfeng Wu Chu
本文介绍了一种用于流水线ADC的MDAC均衡数字校正技术，通过数字FIR滤波器校正MDAC增益和动态误差，显著降低功耗。
240-mW 2.1-GS/s 52-dB SNDR
JSSC 2012第4期Data ConvertersPipeline ADC
A 12-Bit 3 GSs Pipeline ADC With 04 mm and 500 mW in 40 nm Digital CMOS Chun-Yin
提出一种12位3GS/s的40纳米CMOS流水线ADC，采用自适应电源/地架构和参考外推方案，实现高性能。
12位分辨率，3GS/s采样率，61dB SNR，0.5LSB DNL，500mW功耗
JSSC 2012第6期Data ConvertersPipeline ADCDAC
A 10-b 320-MSs Stage-Gain-Error Self-Calibration Pipeline ADC Chien-Jian Tseng S
提出一种采用低增益运放和自校准技术的10位320MS/s流水线ADC
90nm CMOS, 320MS/s, SFDR 66.7dB, SNDR 54.2dB, 42mW, 0.21mm²
JSSC 2012第7期Data ConvertersPipeline ADC
A1 2b5 - t o - 5 0M S s0 5 - t o - 1VV o l t a g eS c a l a b l e Zero-Crossin
介绍了一种基于零交叉的电压可扩展流水线ADC，采用65nm CMOS工艺，具有高能效和电压可扩展性。
65nm CMOS, 0.5V-1.2V, 50MS/s, 67.7dB SNDR, 4.07mW
JSSC 2012第9期Data ConvertersPipeline ADC
A 12-b 30-MSs 295-mW Pipelined ADC Using Single-Stage Class-AB Ampli fiers and De
采用单级低增益AB类放大器和数字校准技术的12位30MS/s低功耗流水线ADC
90nm CMOS, 1.2V, 30MS/s, 295mW, 64.5dB SNDR
JSSC 2012第9期Data ConvertersPipeline ADC
A Pipelined ADC With Metastability Error Rate 10 ErrorsSample
一款10位80MS/s流水线ADC，通过时间交织和前瞻操作降低比较器亚稳态误码率。
10-bit, 80MS/s, 58.3dB SNDR, 72mW@2.5V
JSSC 2012第11期Data ConvertersPipeline ADCOp-Amp
An 11-b 300-MSs Double-Sampling Pipelined ADC With On-Chip Digital Calibration f
提出一种带片上数字校准的双采样流水线ADC，消除记忆效应误差，工作速度超过300 MHz。
11位精度，300 MS/s，40 mW功耗，FoM 0.24 pJ/conversion-step
JSSC 2012第12期Data ConvertersPipeline ADCDAC
A CMOS 537-mW 10-Bit 200-MSs Dual-Path Pipelined ADC Yu n C h a i Student Member
采用65nm CMOS工艺的10位200MS/s双路径流水线ADC，功耗5.37mW
65nm CMOS, 1V, 200MS/s, 55dB SNDR
JSSC 2011第5期Data ConvertersPipeline ADC
A SAR-Assisted Two-Stage Pipeline ADC
提出一种SAR辅助的两级流水线ADC，实现低功耗、高分辨率和高速度。
12b 50 MS/s, ENOB 10.4b, 52 fJ/conversion-step
JSSC 2011第7期Data ConvertersPipeline ADC
A 24 GSs Single-Channel 313 dB SNDR at Nyquist Pipeline ADC in 65 nm CMOS
本文介绍了一种采用65nm CMOS工艺的2.4 GS/s高速单通道流水线ADC。
65nm CMOS, 2.4 GS/s, 31.3 dB SNDR@Nyquist
JSSC 2011第8期Data ConvertersPipeline ADC
SHA-Less Pipelined ADC With In Situ Background Clock-Skew Calibration Pingli Hua
一种无专用前端采样保持放大器的10位100MS/s流水线ADC，采用背景时钟偏移校准技术。
10位, 100MS/s, 12.2mW, 0.26mm², 71dB SFDR, 55dB SNDR
JSSC 2011第11期Data ConvertersPipeline ADC
Zero-Crossing Detector Based Recon figurable Analog System
提出基于零交叉检测器的可重构模拟系统，实现高效能ADC和滤波器设计。
65nm CMOS, 1.92mW, 50MSPS, ENOB 8.02bit, FOM 150fJ/conversion-step
JSSC 2011第12期Data ConvertersPipeline ADC
An 800 MSs Dual-Residue Pipeline ADC in 40 nm CMOS Davide V ecchi Jan Mulder Fra
40nm CMOS工艺下实现800 MS/s采样率的12位双残差流水线ADC，峰值SNDR达59dB。
40nm CMOS, 1V/2.5V双电源, 1.2V差分输入, 800MS/s, 59dB SNDR, 105mW
JSSC 2010第4期Data ConvertersPipeline ADCDelta-Sigma ADC
Design of a 79 dB 80 MHz 8X-OSR Hybrid Delta-SigmaPipelined ADC Omid Rajaee Stud
设计了一种混合型ΔΣ/流水线ADC，结合噪声整形与分布式量化，降低功耗并提高分辨率。
0.18μm CMOS, 80MHz时钟, 8倍过采样率(5MHz带宽), 79dB动态范围, 75.4dB SNDR
JSSC 2010第5期Data ConvertersPipeline ADCCharge Pump
A Low-Power Capacitive Charge Pump Based Pipelined ADC
提出一种基于电容电荷泵的低功耗流水线ADC，无需高功耗运放即可实现高线性度。
1.8V, 0.18μm CMOS, 50MS/s, 58.2dB SNDR (9.4 ENOB), 66dB SFDR, 3.9mW (模拟)/6mW (数字)
JSSC 2010第8期Data ConvertersPipeline ADCNeural Network Accelerator
Continuous-Time Input Pipeline ADCs David Gubbins Member IEEE Bumha Lee Member
提出两种连续时间输入流水线ADC架构，克服传统开关电容架构的挑战。
0.18μm CMOS
JSSC 2010第10期Data ConvertersPipeline ADCNeural Network Accelerator
A 26 mW 6 bit 22 GSs Fully Dynamic Pipeline ADC in 40 nm Digital CMOS Bob V erbr
40纳米数字CMOS工艺下实现的26mW 6位22GS/s全动态流水线ADC
2.2 GS/s, 6位分辨率, 31.6 dB SNDR, 2 GHz ERBW, 2.6 mW功耗, 0.03 mm²面积
JSSC 2010第10期Data ConvertersPipeline ADCTime-Interleaved ADC
A Four-Channel Time-Interleaved ADC With Digital Calibration of Interchannel Tim
一种四通道时间交织ADC，采用数字校准技术，提升信号质量。
11-bit, 160-MS/s, 0.35-μm CMOS
JSSC 2010第12期Data ConvertersPipeline ADC
A 16-Bit 100 to 160 MSs SiGe BiCMOS Pipelined ADC With 100 dBFS SFDR Robert Payn
一款16位100至160 MS/s SiGe BiCMOS流水线ADC，具有100 dBFS SFDR。
16-bit, 100 to 160 MS/s, 100 dB SFDR, 77 dB SNR, 1.6 W
JSSC 2010第12期Data ConvertersPipeline ADCNeural Network Accelerator
A 16-bit 250-MSs IF Sampling Pipelined ADC With Background Calibration
一款16位250MS/s的IF采样流水线ADC，采用新型线性化技术和背景校准技术。
0.18μm BiCMOS, 1.8V/3V, 250MS/s, SNDR 76.5dB, SFDR >95dB@100MHz
JSSC 2010第12期Data ConvertersPipeline ADC
Design of a Split-CLS Pipelined ADC With Full Signal Swing Using an Accurate But
提出Split-CLS技术，结合ZCBC和双级联望远镜运放，实现高性能ADC设计。
0.18μm CMOS, 1.8V, 20MHz, 68.3dB SNDR, 76.3dB SFDR, 17.2mW
JSSC 2009第3期Data ConvertersPipeline ADCOp-Amp
A 10-bit 50 MSs Pipelined ADC With Capacitor-Sharing and Variable-103109Opamp By
提出一种低功耗、小面积的10位50 MS/s流水线ADC，采用电容共享和可变增益运放技术。
10-bit, 50 MS/s, 12 mW, 1.8 V
JSSC 2009第3期RF & WirelessPipeline ADCTime-Interleaved ADC
A 48 GSs 5-bit ADC-Based Receiver With Embedded DFE for Signal Equalization Aida
设计了一款5位4.8 GS/s 4路时间交织ADC，采用0.13微米CMOS技术，用于接收器前端。
5-bit, 4.8 GS/s, 30.4 dB SNDR, 300 mW功耗, 1.2-V电源
JSSC 2009第4期Data ConvertersPipeline ADCFlash ADC
APRIL 2009 VOLUME 44 NUMBER 4 IJSCBC ISSN 0018-9200 SPECIAL ISSUE ON THE 2008 SY
2009年IEEE JSSC特刊聚焦低功耗高精度ADC与传感器接口设计
1.2V 250mW 14位 100MS/s
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