技术领域

Data Converters

279 篇

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技术领域

Data Converters

279 篇

子分类 Subcategories
SAR ADC
117 篇
DAC
73 篇
Pipeline ADC
52 篇
Delta-Sigma ADC
30 篇
Flash ADC
10 篇
VCO-based ADC
6 篇
ISSCC 2026Session 32Data Converters
An 85.1dB-SNDR 8MS/s Incremental Pipeline ADC with Dual-Residue-Assisted Exponential Quantization
Zongnan Wang, Bingrui Li, Haoyang Luo, Chenyuan Chu, Jiachang Yang, Yuan Wang, Xiyuan Tang
本文提出了一种具有双残差架构的增量流水线ADC，通过指数ΔΣ环路直接量化残差，取代了传统复杂且精度较低的插值器，实现了快速高精度的后端转换，同时保持对级间增益变化的不敏感性。原型芯片达到了85.1dB SNDR和8MS/s转换速度，在同类双残差ADC中SNDR最高，在同类高精度增量ADC中速度最快。
▸提出双残差辅助的指数量化架构，用指数ΔΣ环路直接量化残差，替代传统插值器，提高了精度和速度。
▸该架构对级间增益变化不敏感，增强了鲁棒性，简化了设计复杂度。
Peking University, Beijing, China 85.1dB SNDR @ 8MS/s
ISSCC 2026Session 32Data Converters
A PVT-Robust Frequency-Scalable Fully Dynamic ΔΣ ADC with Bottom-Plate Level Shift
Tohru Kaneko1, Hideaki Ishida1, Yuzuru Yamaki1, Satoshi Takehara1, Un-Ku Moon2
本文提出一种全动态、免校准的ΔΣ ADC，采用底板电平移位（BPLS）技术实现电容退化积分器，通过采样负电荷降低阈值电压依赖性、改善建立时间并消除kT/C噪声，仅用0.5pF采样电容。该ADC在10kHz带宽下达到91.7dB峰值SNDR和95.6dB动态范围，功耗10.1mW，且在±10%电源电压或-40至100°C范围内性能退化小于2dB，实现了PVT鲁棒性和频率可扩展性。
▸提出底板电平移位（BPLS）技术，通过采样负电荷补偿阈值电压变化，同时改善积分器建立并消除kT/C噪声，从而允许使用极小采样电容（0.5pF）。
▸实现全动态、无校准的ΔΣ调制结构，在PVT变化下保持高动态范围（DR>184dB），且带宽可在1-40kHz范围内灵活扩展。
Asahi Kasei Microdevices, Yokohama, Japan, 2Oregon State Uni 91.7dB peak SNDR, 95.6dB DR, 10.1mW @ 10kHz bandwidth
ISSCC 2026Session 32Data Converters28nm CMOS
A 98.5dB-SNDR 250kHz-BW 1V-Supply Continuous-Time Zoom ADC with Smart-Tracking and Floating-Tail-Resistor Linearized Gm-C Loop Filter
Chaoyang Xing, Yilu Cui, Sining Pan, Yi Zhong, Nan Sun, Lu Jie
本文提出了一种98.5dB SNDR、250kHz带宽的连续时间增量Zoom ADC，采用智能跟踪技术扩展输入跟踪带宽至奈奎斯特频率，并利用浮尾电阻线性化Gm-C积分器实现高线性度和高效率。该设计在28nm CMOS工艺下实现，功耗仅400µW，FoMs达到186.5dB。
▸提出智能跟踪（Smart-Tracking）技术，通过动态步长调整将输入跟踪带宽扩展到奈奎斯特频率，解决了传统Zoom ADC跟踪带宽受限的问题。
▸采用浮尾电阻（Floating-Tail-Resistor）线性化Gm-C积分器，在低电压下实现高线性度和高效率，提升了整体ADC性能。
Tsinghua University, Beijing, China 98.5dB SNDR @ 250kHz BW, 400µW功耗, 186.5dB FoMs
ISSCC 2026Session 11Data Converters
A 14b 20GS/s RF-Sampling DAC Achieving 70.4dBc IMD3 up to 8.9GHz
Hao Luo*, Zhijun Long*, Wentao Zhu, Haowei Lu, Yushen Fu, Mingqian Lei, Cheng Wang, Xiaoge Zhu, Yumei Diao, Haipeng Zhu,
本文提出了一种14位20GS/s的RF采样DAC，通过工艺温度自适应电平移位和低交叉点控制的开关驱动器，以及ISI最小化动态元素匹配算法，在8.9GHz频率下实现了70.4dBc的IMD3，解决了高速采样中码间干扰引起的失真问题。
▸提出具有工艺温度自适应电平移位和增强低交叉点控制的开关驱动器，改善高速性能
▸提出ISI最小化动态元素匹配（ISIM-DEM）算法，有效减轻20GS/s采样下的输出失真
Yi Yang, Xinli Geng, Keqing Ouyang Sanechips Technology, She
ISSCC 2026Session 11Data Converters
A 12b 12GS/s Two-Way Interleaved Pipeline ADC with Integrated Broadband RF VGA in 5nm
Haiyang Zhu1, Larry Singer1, Ron Kapusta1, Dan Kelly1, Tao Pan1, Mike Hensley2, Scott Bardsley3, Chris Dillon3, Daniel R
Chen-Kai Hsu1, Zhao Li6, Janet Brunsilius4, Enrique Alvarez-Fontecilla4, Robert Bishop1, Paul Wilkins1, Hassan L’Bahy1, Adalberto Cantoni1, Nuo Zhang1, Kaung Myat San Oo1, Cihan Asci1 Analog Devices,
ISSCC 2026Session 11Data Converters12nm FinFET
An 8b 20GS/s Time-Interleaved ADC with 2.6mW 1GS/s Hybrid Voltage/Time-Domain Sub-ADC in 12nm FinFET
Daisuke Miyazaki, Yuki Yagishita, Mika Takasaki, Shun Nagata, Takeru Nogamida, Yudai Abe, Kazutoshi Tomita, Kazunori Has
本文提出了一款2.6mW、1GHz、42dB-SNDR的混合电压/时间域子ADC，通过避免传统SAR比较器的折衷并利用时间域ADC的能效优势，实现了低功耗高性能。同时引入分层采样保持电路和新型共模反馈方案，增强了信号分配，并最终实现了20GHz时间交织ADC。
▸采用混合电压/时间域架构，避免了传统SAR ADC中比较器的速度与精度折衷，提升了能效。
▸提出分层采样保持电路与新型共模反馈方案，改善了高频信号分配性能。
42dB SNDR @ 1GS/s, 2.6mW功耗
ISSCC 2026Session 11Data Converters5nm CMOS
A Compact 7b 175GS/s Linearized Time-Interleaved Slope ADC with Switched Input Buffers
Ewout Martens, Angelo Parisi, Anirudh Kankuppe, Adam Cooman, Hanyue Li, Steven Van Winckel, Pratap Renukaswamy, Lucas Mo
本文提出一种紧凑型7位175GS/s时间交织斜率ADC，采用开关输入缓冲器实现宽带采样，并通过非线性斜率补偿分层采样网络的静态非线性。该ADC在5nm CMOS中面积仅0.063mm²，能效低于2.16pJ/样点，适用于100Gb/s/lane以上的有线通信标准。
▸提出开关输入缓冲器结构，实现宽带采样并驱动时间交织采样器。
▸利用非线性斜率补偿分层采样网络的静态非线性，提升线性度。
Jorge Lagos Benites, Nereo Markulić, Jan Craninckx imec, Leu 7位, 175GS/s, 面积0.063mm², 能效<2.16pJ/样点
ISSCC 2026Session 11Data Converters
A 13b 500MS/s 94dB-SFDR Resistive-Input Pipelined-SAR ADC with Linear and Efficient Current-Buffer-Based Integrating Sampler
Xiyu He, Mingyang Gu, Yunsong Tao, Siyu Huang, Zhishuai Zhang, Yi Zhong, Nan Sun, Lu Jie
本文提出了一种流水线SAR ADC，采用基于电流缓冲器的积分采样器实现电阻输入和高线性度；通过浮空电荷转移器与多比特预转换技术实现线性残差放大并加速第二级转换。该ADC在250MHz奈奎斯特输入下实现了94.5dB SFDR，为200MS/s以上离散时间ADC中最高。
▸提出基于电流缓冲器的积分采样器，实现电阻输入并保持高线性度。
▸提出浮空电荷转移器(FCT)结合多比特预转换(MB-PC)，实现线性残差放大并加速第二级转换。
Tsinghua University, Beijing, China 13b 500MS/s 67.5dB SNDR 94.5dB SFDR @ 250MHz Nyquist
ISSCC 2026Session 11Data Converters28nm CMOS
A 500MS/s 12b Pipe-SAR ADC Using a Triple-Cascode FIA with Virtual Supply Extension
Michele Rocco*1, Gabriele Zanoletti*1, Alessia Ceroni*1, Giacomo Tombolan1, Gabriele Bè1,2, Luca Ricci1, Salvatore Levan
本文提出一种28nm CMOS 500MS/s 12b三阶段流水线SAR ADC，采用三级级联单级浮动残差放大器与虚拟电源扩展技术，提高了效率和线性度。该ADC在240MHz输入下达到63.4dB SNDR和81.0dB SFDR，功耗6.64mW，面积0.011mm²。
▸提出三级级联单级浮动残差放大器（triple-cascode FIA）结构，用于流水线SAR ADC的级间残差放大。
▸采用虚拟电源扩展技术，在不增加额外电源电压的情况下提升放大器线性度和效率。
Luca Bertulessi1, Carlo Samori1, Andrea Giovanni Bonfanti1 P 63.4dB SNDR, 81.0dB SFDR @ 240MHz input, 500MS/s, 12b, 6.64mW, 0.011mm²
ISSCC 2026Session 11Data Converters28nm CMOS
A 28nm CMOS SAR-Based Continuous-Time Pipeline ADC with 103dB SFDR and 270MHz Bandwidth Using NCF and DAC Error Calibration
Qilong Liu1, Robert Rutten1, Muhammed Bolatkale1, Arda Aralioglu1, Gilbert Hardeman1, Emil Siby1, Patrick van Mourik1, V
这篇论文提出了一种基于SAR的连续时间流水线ADC，采用噪声消除滤波器和DAC误差校准技术，在28nm CMOS工艺下实现了103dB SFDR和270MHz带宽，功耗155mW，面积1.4mm²，适用于汽车雷达和高端信息娱乐系统。
▸提出高线性度全通滤波器实现宽带高频谱纯度。
▸采用快速音调频域噪声消除滤波器校准和基于相关的逐元素DAC增益与时序误差校准。
NXP Semiconductors, Eindhoven, The Netherlands, 2NXP Semicon 103dB SFDR, 270MHz bandwidth, -95dBc THD, 155mW, 1.4mm²
ISSCC 2026Session 11Data Converters28nm CMOS
A 14b 400MS/s TDC-Assisted Pipelined-SAR ADC with Rail-to-Rail Input VTC and Background Time-Domain Error Calibration
Jingpeng Wang1, Bingrui Li1, Haoyang Luo1, Mingtao Zhan2, Xiyu He2, Dawei Shen1, Lu Jie2, Xiyuan Tang1
本文提出一款14位400MS/s的TDC辅助流水线逐次逼近型ADC，采用线性化轨到轨输入电压-时间转换器（VTC）。通过背景校准引擎校正VTC增益和时域偏移误差，并利用复制偏置环形放大器提升能效和鲁棒性。在28nm工艺下实现了67dB奈奎斯特SNDR、4.6mW功耗，FoMw为6.3fJ/conv-step，FoMs为173.5dB。
▸提出前端TDC配合线性化轨到轨输入VTC，实现宽输入摆幅下的高线性度时间域量化。
▸开发背景校准引擎，通过监测数字输出统计量校正VTC增益和时域偏移误差，模拟开销小。
Peking University, Beijing, China, 2Tsinghua University, Bei 14bit 400MS/s, 67dB SNDR, 4.6mW, 6.3fJ/conv-step FoMw, 173.5dB FoMs
ISSCC 2025Session 24Data Converters16nm FinFET
A 12GS/s 9b 16× Time-Interleaved SAR ADC in 16nm FinFET
Junhua Shen1, Wei-Hung Chen2, Efram Burlingame3, Stephen Weinreich1,
本文提出一款基于16nm FinFET工艺的12GS/s 9位16倍时间交织SAR ADC，通过时间交织架构实现高速模数转换，解决了高速与高能效之间的平衡问题。
▸采用16倍时间交织结构，在16nm FinFET工艺下实现12GS/s采样率
▸可能包含通道失配校准技术以维持9位精度（推断）
ISSCC 2025Session 24Data Converters
An 8b 10GS/s 2-Channel Time-Interleaved Pipelined ADC with
Concurrent Residue Transfer and Quantization, and Automatic, Buffer Power Gating
该论文提出了一种8位10GS/s的双通道时间交织流水线ADC，采用并发残差传输与量化技术以及自动缓冲器功率门控技术，解决了高速时域ADC对PVT变化敏感的问题，实现了高速高鲁棒性的模数转换。
▸提出并发残差传输与量化技术，减少了流水线级间延迟，提高了转换速度。
▸实现自动缓冲器功率门控，根据工作状态动态调节功耗，降低了整体功耗。
ISSCC 2025Session 24Data Converters4nm
A Power- and Area-Efficient 4nm Self-Calibrated 12b/16GS/s Hierarchical Time-Interleaving ADC
Cheng-En Hsieh*1, Gabriele Manganaro*2, Sheng-Hui Liao*1, Jack Weng*1,
本文提出了一款采用4nm工艺的12位16GS/s自校准分层时间交织ADC，通过预采样技术和优化的时钟策略实现了高能效和小面积。解决了高速高精度ADC中功耗与面积权衡的问题。
▸采用分层时间交织架构，结合预采样技术，有效降低子ADC的采集时间要求。
▸通过自校准技术补偿失配误差，提升整体线性度和动态性能。
12b/16GS/s
ISSCC 2025Session 24Data Converters16nm FinFET
A 72GS/s 9b Time-Interleaved Pipeline-SAR ADC Achieving 55.3/49.3dB SFDR at 20GHz/Nyquist Inputs in 16nm FinFET
Yannan Zhang1, Minglei Zhang1, Zehang Wu1, Yan Zhu1, Rui P. Martins1,2, Chi-Hang Chan1
该论文提出了一款72GS/s 9位时间交织流水线逐次逼近（Pipeline-SAR）模数转换器（ADC），采用16nm FinFET工艺实现。针对时间交织中带宽失配和隐式失真导致的SFDR和ENOB退化问题，通过校准技术实现了在20GHz和奈奎斯特输入下分别达到55.3dB和49.3dB的SFDR。
▸提出了一种适用于近100GS/s高速ADC的时间交织Pipeline-SAR架构，有效缓解了高交织因子带来的性能限制。
▸开发了针对带宽失配和隐式失真的校准技术，显著提升了宽带输入下的SFDR和线性度。
University of Macau, Macau, China Instituto Superior Tecnico 72GS/s采样率, 9位分辨率, SFDR: 55.3dB @ 20GHz输入, 49.3dB @ 奈奎斯特输入
ISSCC 2025Session 24Data Converters
A 10b 3GS/s Time-Domain ADC with Mutually Exclusive Metastability Correction and Wide Common-Mode Input
Zijian Liu1, Minglei Zhang1, Wei Zhang1, Yan Zhu1, Rui P. Martins1,2, Chi-Hang Chan1
本文提出了一种10位3GS/s的时间域模数转换器（TD ADC），通过互斥亚稳态校正技术解决了时间域ADC在严格时间限制下严重的亚稳态问题，并实现了宽共模输入范围。该设计适用于低误码率串行链路接收器、雷达和仪器仪表等应用。
▸提出互斥亚稳态校正技术，有效抑制时间域ADC在高速转换中的亚稳态误差，提升转换可靠性。
▸实现宽共模输入范围，增强ADC在不同信号条件下的适应性。
University of Macau, Macau, China Instituto Superior Tecnico 10b 3GS/s
ISSCC 2025Session 24Data Converters
A PVT-Robust 2× Interleaved 2.2GS/s ADC with Gated-CCRO-Based Quantizer Shared Across Channels and Steps Achieving >4.5GHz ERBW
Junlin Zhong1, Minglei Zhang1, Yan Zhu1, Rui P. Martins1,2, Chi-Hang Chan1
本文提出了一种PVT鲁棒的2倍交错2.2GS/s ADC，采用基于门控环形振荡器的量化器并在通道和步骤间共享，实现了超过4.5G的性能。该设计解决了传统环形振荡器ADC在PVT变化下的性能退化问题，提升了能量和面积效率。
▸提出门控环形振荡器(Gated-CCRO)作为量化器，通过通道和步骤共享降低功耗和面积。
▸采用2倍交错架构并实现PVT鲁棒性，在工艺、电压、温度变化下保持高性能。
University of Macau, Macau, China 2.2GS/s采样率，>4.5G（可能指FoM或带宽），具体SNDR等未给出
ISSCC 2025Session 24Data Converters
A 14b 1GS/s Single-Channel Pipelined ADC with a Parallel-Operation SAR Sub-Quantizer and a DynamicDeadzone Ring Amplifier
Yue Cao1, Yi Shen1,2, Shubin Liu1,2, Haolin Han1, Hongzhi Liang1, Li Dang1,
本文提出一款14位1GS/s单通道流水线ADC，采用并行操作SAR子量化器和动态死区环形放大器，以降低功耗并改善PVT敏感性。通过创新电路结构解决了传统流水线ADC中功耗高和偏置调节复杂的问题。
▸提出并行操作SAR子量化器替代传统多比特flash量化器，降低功耗和面积。
▸采用动态死区环形放大器，无需外部偏置调节，增强PVT鲁棒性。
Dengquan Li1, Ruixue Ding1,2, Zhangming Zhu1,2 Xidian Univer
ISSCC 2025Session 24Data Converters
A 12b 3GS/s Pipelined ADC with Gated-LMS-Based Piecewise-Linear Nonlinearity Calibration
Mingyang Gu, Yi Zhong, Lu Jie, Nan Sun
提出了一种12位3GS/s流水线ADC，采用基于门控LMS算法的分段线性非线性校准技术，解决了开环残差放大器引起的增益误差和严重非线性问题。该校准方法在后台通过dither注入和门控LMS自适应更新校准系数，相比传统多项式校准具有更低复杂度。
▸首次将门控LMS算法应用于流水线ADC的分段线性非线性校准，实现高效的背景校准。
▸采用分段线性逼近代替多项式拟合非线性，降低了校准复杂度并提高了收敛速度。
Tsinghua University, Beijing, China 12b 3GS/s
ISSCC 2025Session 18Data Converters
A Cryo-CMOS 800MS/s 7b CI-SAR with only 4fF Input Capacitance and 64dB SFDR
Bram Veraverbeke, Filip Tavernier
本文提出了一种用于量子比特读出的低温CMOS SAR ADC，采用电荷注入（CI）结构，在800MS/s采样率下实现7位分辨率，输入电容仅4fF，SFDR达64dB。该设计旨在降低功耗以满足大规模量子计算的需求。
▸采用电荷注入SAR架构（CI-SAR）实现极低输入电容（4fF），有利于降低量子读出电路的负载。
▸在低温环境下（cryo-CMOS）实现高速（800MS/s）中分辨率（7位）ADC，兼顾功耗与性能。
KU Leuven ESAT-MICAS, Leuven, Belgium 800MS/s 7b, 4fF input cap, 64dB SFDR
ISSCC 2025Session 18Data Converters
A 70dB SNDR 80MHz BW Filter-Embedded Pipeline-SAR ADC Achieving 172dB FoMS with Progressive Conversion and Floating-Charge-Transfer Amplifier
Siyu Huang, Zhishuai Zhang, Xiyu He, Mingyang Gu, Yunsong Tao, Yi Zhong,
本文提出了一种嵌入无源FIR/IIR滤波器的流水线逐次逼近型模数转换器（Pipeline-SAR ADC），旨在替代连续时间ΔΣ调制器（CTDSM）以解决其带宽增大时功耗飙升的问题。该设计通过渐进式转换和浮动电荷技术实现了70dB SNDR、80MHz带宽和172dB FoMS的高性能。
▸采用无源FIR/IIR滤波器嵌入SAR ADC结构，在保持固有抗混叠能力的同时避免了CTDSM的带宽-功耗折衷。
▸引入渐进式转换和浮动电荷技术（Floating-Char），优化了信号建立与噪声性能，实现了高SNDR与高FoM。
Nan Sun, Lu Jie Tsinghua University, Beijing, China In the a 70dB SNDR, 80MHz BW, 172dB FoMS
ISSCC 2025Session 18Data Converters
An Easy-Drive 16MS/s Pipelined-SAR ADC Using Split Coarse-Fine Input-Buffer-Sampling Scheme and Fast Robust Background Inter-Stage Gain Calibration
Zhuoyi Chen, Siyuan Ye, Jihang Gao, Jie Li, Jiajia Cui, Xinhang Xu, Yaohui Luan,
该论文提出一种易于驱动的16MS/s流水线逐次逼近（pipelined-SAR）ADC，采用分裂粗-细输入缓冲器采样方案，有效降低了对输入驱动的要求；同时结合快速鲁棒背景校准技术，解决了传统架构中采样电容大、驱动困难以及残余放大器功耗高等问题。
▸提出分裂粗-细输入缓冲器采样方案，降低了对输入驱动电源电压或预测器的依赖，拓宽了应用场景。
▸采用快速鲁棒背景校准技术，无需额外高功耗放大器即可实现高精度转换。
Ru Huang, Linxiao Shen Peking University, Beijing, China Hig
ISSCC 2025Session 18Data Converters
A Rail-to-Rail 3rd-Order Noise-Shaping SAR ADC Achieving 105.4dB SFDR with Integrated Input Buffer Using Continuous-Time Correlated Level Shifting
Siyuan Ye, Jiajia Cui, Jihang Gao, Jie Li, Xing Zhang, Ru Huang, Linxiao Shen
该论文提出了一种轨到轨三阶噪声整形SAR ADC，集成了连续时间输入缓冲器，解决了高分辨率SAR ADC中CDAC负载大、输入缓冲器驱动压力高和线性度要求苛刻的问题，实现了105.4dB的无杂散动态范围（SFDR）。
▸提出轨到轨输入缓冲器与连续时间结构集成，避免单独高压电源，降低功耗并提高线性度。
▸采用三阶噪声整形技术，有效抑制带内噪声，提升高分辨率SAR ADC的SFDR。
Peking University, Beijing, China 105.4dB SFDR
ISSCC 2025Session 18Data Converters
A 184.8dB-FoMS 1.6MS/s Incremental Noise-Shaping Pipeline ADC with Single-Amplification-Based kT/C Noise Cancellation Technique
Zongnan Wang, Bingrui Li, Jiajun Tang, Zhongyi Wu, Haoyang Luo, Yuan Wang, Xiyuan Tang
本文提出了一种184.8dB FoMS、1.6MS/s的增量噪声整形流水线ADC，采用基于单放大的kT/C噪声消除技术，解决了传统zoom ADC因低量化电平导致转换速度受限的问题。
▸提出增量噪声整形流水线ADC结构，结合高效多比特SAR量化，大幅减少转换周期，提升转换速度至MS/s级别。
▸采用单放大技术实现kT/C噪声消除，在保持高分辨率的同时提高能量效率，实现184.8dB FoMS。
Peking University, Beijing, China The incremental zoom ADC, 184.8dB FoMS, 1.6MS/s
ISSCC 2025Session 18Data Converters
A 12.2µW 99.6dB-SNDR 184.8dB-FOMS DT Zoom PPD ∆ΣM with Gain-Embedded Bootstrapped Sampler
Yaohui Luan, Xinhang Xu, Jihang Gao, Jiajia Cui, Zhuoyi Chen, Siyuan Ye,
本文提出一种12.2µW功耗、99.6dB SNDR、184.8dB FOMS的离散时间Zoom PPD ΔΣ调制器，采用增益嵌入式自举采样器。该设计解决了传统离散时间ΔΣ调制器因大采样电容导致输入缓冲器驱动负担大的问题，实现了超低功耗高精度转换。
▸提出增益嵌入式自举采样器，在不增加额外功耗的情况下提高采样线性度和增益，降低对输入缓冲器的驱动要求。
▸采用Zoom PPD（预测路径驱动）架构，结合离散时间ΔΣ调制，实现极低功耗下的高精度（99.6dB SNDR）。
Ru Huang, Linxiao Shen Peking University, Beijing, China Inp 12.2µW, 99.6dB SNDR, 184.8dB FOMS
ISSCC 2025Session 18Data Converters
A Fully Dynamic Noise-Shaping SAR ADC Achieving 120dB SNDR and 189dB FoMS in 1kHz BW *Equally Credited Authors (ECAs) An issue of 3-level switching is that it suffers from nonlinearity caused by VCM error. As shown in Fig. 18.1.3, without VCM error, the asymmetric capacitor mismatch in a differential 3-level DAC only causes an offset (common-mode mismatch). But with VCM error, the characteristic curve of DAC becomes nonlinear. This nonlinearity mainly introduces the 2nd-order harmonic distortion, as the VCM usage is a bilaterally symmetry pattern versus DAC input value. This nonlinearity can be neatly solved by the system-level chopping. When the polarity of chopping signal is reversed, the DAC mismatch is also reversed. In this manner, the differential DAC mismatch is averaged out, as well as the offset caused by asymmetric DAC mismatch. In this design, the VCM voltage is generated by two 2.5MΩ off-chip resistors. High-resolution ADCs with micro power and kHz-level BW have wide applications in portable instrumentation, implantable devices and smart sensors. To enhance flexibility and improve energy efficiency, many systems require duty-cycled operation and expect power scaling
with speed. State-of-the-art high-resolution ADC solutions include DSMs, zoom, SAR and, noise-shaping (NS) SAR ADCs. The
该论文提出了一种全动态噪声整形SAR ADC，通过创新的电路设计实现了120dB SNDR和189dB FoMS，在1kHz带宽内解决了传统高精度ADC功耗高、信号带宽受限或校准复杂的问题。
▸采用全动态电路架构，消除了静态功耗，显著提升能效。
▸通过噪声整形技术将量化噪声整形至带外，实现高分辨率。
120dB SNDR, 189dB FoMS @ 1kHz BW
ISSCC 2024Session 9Data Converters
A 2.72fJ/conv 13b 2MS/s SAR ADC Using Dynamic Capacitive Comparator with Wide Input Common Mode
Sewon Lee, Hyein Kang, Minjae Lee
该论文提出了一种13位2MS/s的逐次逼近寄存器型模数转换器（SAR ADC），采用动态电容比较器，实现了2.72fJ/conv的能效。解决了高分辨率SAR ADC中比较器功耗呈指数增长的问题，适用于电池供电应用。
▸提出动态电容比较器结构，通过电容耦合实现低功耗高分辨率比较。
▸设计宽输入共模范围，增强ADC在不同输入条件下的适应性。
Gwangju Institute of Science and Technology, Gwangju, Korea 2.72fJ/conv FoM, 13b分辨率, 2MS/s采样率
ISSCC 2024Session 9Data Converters
A 9.3nV/rtHz 20b 40MS/s 94.2dB DR Signal-Chain Friendly Precision SAR Converter
Rares Bodnar1,2, Henry Kennedy1, Christopher P Hurrell1, Asif Ahmad1,
本文提出了一款20位40MS/s的精密SAR ADC，实现了9.3nV/rtHz的低噪声和94.2dB的动态范围。针对信号链应用进行了优化，通过采样开关布局和补偿技术有效降低了时序失配问题。
▸采用低噪声电路设计技术，在40MS/s采样率下实现9.3nV/rtHz的极低噪声性能。
▸通过将采样NFET置于同一扩散区并使用虚拟器件，将残余RMS时序失配降至约0.6ps。
9.3nV/rtHz, 20b, 40MS/s, 94.2dB DR
ISSCC 2024Session 9Data Converters
A 94.3dB SNDR 184dB FoMs 4th-Order Noise-Shaping SAR ADC with Dynamic-Amplifier-Assisted Cascaded Integrator
Kai-Cheng Cheng1, Soon-Jyh Chang1, Chung-Chieh Chen2, Shuo-Hong Hung2
本文提出一种4阶噪声整形SAR ADC，采用动态放大器辅助级联积分器实现高阶噪声整形，在94.3dB SNDR下达到184dB FoMs，适用于音频IoT应用。该设计解决了高阶噪声传递函数、功率效率和PVT鲁棒性之间的权衡问题。
▸采用动态放大器辅助的级联积分器结构实现4阶噪声整形，提高噪声整形阶数同时保持低功耗。
▸利用误差反馈结构简化FIR滤波器实现，降低设计复杂度并提升鲁棒性。
National Cheng Kung University, Tainan, Taiwan 94.3dB SNDR, 184dB FoMs
ISSCC 2024Session 9Data Converters14nm
A 6th-Order Quadrature CTDSM using Double-OTA and Quadrature NSSAR with 171.3dB FoMs in 14nm We introduce an extra CC path (shaded blocks in Fig. 9.6.3) to the integrator within NSSAR to achieve even higher SNR. This transforms the NTF of the NSSAR to the desired band, resulting in further suppressed quantization noise in the target bandwidth. Figure 9.6.3 shows the effectiveness of our QNSSAR with the simulated quantization noise using three different quantizers in a quadrature CT-DSM with ideal models. The resulting SQNR utilizing QNSSAR is 93.52dB while the conventional SAR, and NSSAR give 76.35dB, and 88.36dB, respectively.
Jongmi Lee, Seong-Eun Cho, Jaehoon Lee, Yong Lim, Seunghyun Oh,
该论文提出了一种基于双OTA和正交NSSAR的6阶正交连续时间Delta-Sigma调制器（CTDSM），用于低中频无线接收机（如BLE和IoT），具有高能效和抗混叠特性。通过优化NTF和采用新型架构，实现了171.3dB的FoMs，在14nm工艺下显著提升了性能。
▸提出6阶正交CTDSM架构，结合双OTA实现高阶噪声整形和低功耗。
▸采用正交NSSAR（噪声整形逐次逼近寄存器）量化器，提升量化效率。
Jongwoo Lee, Sung-Ung Kwak Samsung Electronics, Hwasung, Kor 171.3dB FoMs
ISSCC 2024Session 9Data Converters
A 118.5dBA DR 3.3mW Audio ADC with a Class-B Resistor
DAC, Non-Overlap DEM and Continuous-Time Quantizer
increased the need for lowpower, high dynamic range (DR) audio ADCs. In these applications, the DR specification determines the maximum distance at which a low-cost microphone can obtain a good quality
Anand Subramanian, Tanmay Halder, Laxmi Vivek Tripurari, Ana
ISSCC 2024Session 9Data Converters
A 182.3dB FoMs 50MS/s Pipelined-SAR ADC using Cascode Capacitively Degenerated Dynamic Amplifier and MSB Pre-Conversion Technique
Zhuoyi Chen1, Linxiao Shen1, Siyuan Ye1, Jihang Gao1, Jie Li1, Jiajia Cui1,
本文提出了一种采用共源共栅电容退化动态放大器和MSB预转换技术的流水线逐次逼近型模数转换器，在50MS/s采样率下实现了182.3dB的FoMs，解决了传统闭环放大器功耗高和开环放大器线性度不足的问题。
▸提出共源共栅电容退化动态放大器，在开环结构中实现了高增益和高线性度，同时保持低功耗。
▸引入MSB预转换技术，通过提前处理最高有效位来减少后端电路的噪声和线性度要求，进一步提升能效。
Xinhang Xu1, Yaohui Luan1, Hao Zhang2, Le Ye1,3, Ru Huang1 P 182.3dB FoMs @ 50MS/s
ISSCC 2024Session 9Data Converters
A 71dB SNDR 200MHz BW Interleaved Pipe-SAR ADC with a Shared Residue Integrating Amplifier Achieving 173dB FoMs
Xiyu He, Mingyang Gu, Hanjun Jiang, Yi Zhong, Nan Sun, Lu Jie
本文提出了一种时间交织的管道SAR ADC，通过共享残差积分放大器实现了高能效，解决了传统CTDSM在宽带下设计复杂和传统pipeline功耗高的问题。该ADC在200MHz带宽下达到71dB SNDR，FoMs为173dB。
▸提出共享残差积分放大器架构，降低了多通道交织中的硬件开销和功耗。
▸结合管道SAR和时间交织技术，实现了宽带高动态范围ADC的高能效设计。
Tsinghua University, Beijing, China 71dB SNDR @ 200MHz BW, FoMs 173dB
ISSCC 2024Session 9Data Converters
A 2.08mW 64.4dB SNDR 400MS/s 12b Pipelined-SAR ADC using Mismatch and PVT Variation Tolerant Dynamically Biased Ring Amplifier in 8nm
Yong Lim*, Jaehoon Lee*, Jongmi Lee, Kwangmin Lim, Seunghyun Oh,
本文提出了一种采用动态偏置环放大器的12位400MS/s流水线-逐次逼近型ADC，解决了传统环放大器最后一级偏置受失配和PVT变化影响的问题，实现了2.08mW功耗和64.4dB SNDR。
▸提出了一种对失配和PVT变化具有容忍性的动态偏置环放大器，替代传统电阻偏置方式。
▸基于该环放大器设计了低功耗高性能的流水线-逐次逼近型ADC架构，在400MS/s下达到12位精度。
Jongwoo Lee, Sung-Ung Kwak Samsung Electronics, Hwaseong, Ko 2.08mW 64.4dB SNDR 400MS/s 12b
ISSCC 2024Session 9Data Converters
A 2mW 70.7dB SNDR 200MS/s Pipelined-SAR ADC with Continuous-Time SAR-Assisted Detect-and-Skip and Open-then-Close Correlated Level Shifting
Siyuan Ye1, Linxiao Shen1, Jihang Gao1, Jie Li1, Zhuoyi Chen1, Xinhang Xu1,
本文提出了一种基于连续时间SAR辅助的检测与跳过（Detect-and-Skip）和开-关相关（Open-then-Close Correl）技术的流水线逐次逼近型ADC。该设计在2mW功耗下实现了70.7dB SNDR和200MS/s采样率，有效解决了高速高精度转换中转换时间与残差放大器速度、功耗之间的矛盾。
▸采用连续时间SAR辅助的检测与跳过技术，通过提前判断并跳过不必要的位循环，缩短SAR子ADC的转换时间。
▸引入开-关相关技术，增强了残差放大器的速度与增益，同时降低功耗。
Jiajia Cui1, Hao Zhang2, Xing Zhang1, Le Ye1,3, Ru Huang1 Pe 70.7dB SNDR @ 200MS/s, 2mW
ISSCC 2023Session 17Data Converters
A Single-Channel 10GS/s 8b >36.4dB SNDR Time-Domain ADC Featuring Loop-Unrolled Asynchronous Successive Approximation in 28nm CMOS
Qian Chen1, Yuan Liang*1, Chirn Chye Boon1, Qing Liu2
提出了一种单通道10GS/s 8位时间域ADC，采用循环展开异步逐次逼近技术，解决了多比特决策等待时间长的问题，实现了>36.4dB SNDR。
▸提出循环展开异步逐次逼近技术，减少多比特决策的等待时间，提升时间域ADC的速度。
▸在单通道架构下实现10GS/s采样率，兼顾能量效率和面积效率。
Nanyang Technological University, Singapore, Singapore 10GS/s, 8b, >36.4dB SNDR
ISSCC 2023Session 17Data Converters
A 3mW 2.7GS/s 8b Subranging ADC with Multiple-ReferenceEmbedded Comparators
Jia-Ching Wang, Tai-Haur Kuo
本文提出了一种采用多参考嵌入式比较器（Multiple-Reference-Embedded Comparators）的8位2.7GS/s亚采样ADC，仅消耗3mW功率。该设计通过消除传统电阻梯，解决了比较器功耗大、回踢误差和寄生效应严重的问题。
▸提出多参考嵌入式比较器结构，无需电阻梯即可为比较器提供参考电压，显著降低功耗和面积。
▸通过优化比较器设计，减少回踢误差和寄生效应，提升高速下的精度。
National Cheng Kung University, Tainan, Taiwan 3mW, 2.7GS/s, 8b
ISSCC 2023Session 17Data Converters
A 7b 4.5GS/s 4× Interleaved SAR ADC with Fully On-Chip Background Timing Skew Calibration
Yi-Hu Wang, Soon-Jyh Chang
本文提出了一款7位4.5GS/s的4倍时间交织SAR ADC，采用完全片上背景时序偏移校准技术，解决了传统数字校准方法受输入信号限制、收敛时间长和面积大的问题，实现了高能效和鲁棒性。
▸提出了一种完全集成的片上背景时序偏移校准方法，无需外部参考信号，降低了系统复杂度。
▸针对4倍交织架构实现了高效的时序失配检测与校正，支持高速（4.5GS/s）和中等分辨率（7位）操作。
National Cheng Kung University, Tainan, Taiwan
ISSCC 2023Session 17Data Converters
A 10mW 10-ENOB 1GS/s Ring-Amp-Based Pipelined TI-SAR ADC with Split MDAC and Switched Reference Decoupling Capacitor
Mingtao Zhan, Lu Jie, Nan Sun
该论文提出了一种基于环形放大器的流水线时间交织逐次逼近寄存器型模数转换器，通过分裂型MDAC和开关参考去耦电容技术，在1GS/s采样率下实现了10-ENOB精度和10mW功耗，解决了高速高精度ADC功耗过高的问题。
▸提出分裂型MDAC结构，将传统MDAC拆分为两个子DAC，降低了环形放大器的负载和功耗。
▸采用开关参考去耦电容技术，在保持阶段动态调整参考电压，提高了SAR ADC的线性度。
Tsinghua University, Beijing, China 10-ENOB @ 1GS/s, 10mW
ISSCC 2023Session 17Data Converters
A 750mW 24GS/s 12b Time-Interleaved ADC for Direct RF Sampling in Modern Wireless Systems
Sandeep Santhosh Kumar1, Masahiro Kudo1, Vlad Cretu1, Antoine Morineau1,
该论文提出了一款750mW功耗、24GS/s采样率、12位分辨率的时间交织ADC，用于现代无线系统的直接射频采样。它实现了高达7.2GHz的输入带宽，支持5G全FR1频段及LTE-U、WiFi 6/7等网络，简化了模拟前端设计。
▸采用时间交织架构实现了24GS/s的超高采样率与12位分辨率，同时功耗仅750mW。
▸输入带宽高达7.2GHz，支持直接射频采样，覆盖5G FR1全频段。
ISSCC 2023Session 17Data Converters7nm
A 14b 16GS/s Time-Interleaving Direct-RF Synthesis DAC with T-DEM Achieving -70dBc IM3 up to 7.8GHz in 7nm
Wei-Hsin Tseng*1, Willy Lin*1, Chung-Wei Hsu1, Chang-Yang Huang1,
本文提出了一款14位16GS/s时间交织直接射频合成DAC，采用时间域动态元素匹配（T-DEM）技术，在7nm工艺下实现了高达7.8GHz频率范围内-70dBc的IM3性能，解决了宽带多频段软件定义无线电收发机中高速高线性度DAC的设计难题。
▸提出时间域动态元素匹配（T-DEM）技术，通过时间交织方式改善DAC的线性度，降低IM3失真。
▸实现14位16GS/s的高速直接射频合成架构，支持C波段信号直接数字化和采样。
14位分辨率，16GS/s采样率，-70dBc IM3 @ 7.8GHz
ISSCC 2023Session 17Data Converters5nm CMOS
An 8b 1.0-to-1.25GS/s 0.7-to-0.8V Single-Stage Time-Based Gated-Ring-Oscillator ADC with 2× Interpolating Sense-Amplifier-Latches
Abdullah Serdar Yonar1,2, Pier Andrea Francese1, Matthias Brändli1,
提出了一种基于单级时间域门控环形振荡器的8位高速ADC，采用2倍插值感测放大器，在5nm CMOS工艺下实现了1.0-1.25GS/s的采样速率和0.7-0.8V的低电源电压，解决了下一代224Gb/s数据通信链路中ADC的能效与速度瓶颈。
▸首次采用单级时间域门控环形振荡器结构实现高速ADC，降低功耗与面积
▸引入2倍插值感测放大器，在不增加量化器数量的情况下提高分辨率
Marcel Kossel1, Mridula Prathapan1, Thomas Morf1, Andrea Ruf 8位分辨率，1.0-1.25GS/s采样率，0.7-0.8V电源电压
ISSCC 2023Session 17Data Converters
A 2×-Interleaved 9b 2.8GS/s 5b/cycle SAR ADC with Linearized Configurable V2T Buffer Achieving >50dB SNDR at 3GHz Input
Hongzhi Zhao1, Minglei Zhang1, Yan Zhu1, Chi-Hang Chan1, R. P. Martins1,2
该论文提出了一种2倍交织、9位2.8GS/s、每周期5位的SAR ADC，采用线性化可配置电压-时间（V2T）缓冲器，在3GHz输入下实现>50dB SNDR，解决了多比特SAR ADC中硬件开销大的问题。
▸采用5b/cycle SAR架构，通过增加每周期位数显著提升采样率，同时保持高能效。
▸引入2×交织技术进一步扩展速度，并设计线性化可配置V2T缓冲器改善线性度，降低多比特转换的硬件开销。
University of Macau, Macao, China 9位分辨率，2.8GS/s采样率，SNDR>50dB @ 3GHz输入
ISSCC 2023Session 10Data Converters
A Single-Channel 70dB-SNDR 100MHz-BW 4th-Order Noise-Shaping Pipeline SAR ADC with Residue Amplifier Error Shaping
Yanbo Zhang*1,2, Junyan Hao1,2, Shubin Liu2, Zhangming Zhu2, Yan Zhu1,
本文提出一种单通道70dB-SNDR、100MHz带宽的四阶噪声整形流水线SAR ADC，通过残差放大器误差整形技术解决了传统流水线SAR ADC中残差放大器噪声和非线性限制动态范围的问题，实现了高能效宽带转换。
▸采用四阶噪声整形流水线SAR架构，在单通道中实现宽带宽和高动态范围。
▸引入残差放大器误差整形技术，有效衰减放大器噪声与失真，提升整体SNDR。
70dB SNDR, 100MHz BW
ISSCC 2023Session 10Data Converters
A 150kHz-BW 15-ENOB Incremental Zoom ADC with Skipped Sampling and Single Buffer Embedded Noise-Shaping SAR Quantizer
Zongnan Wang1, Lu Jie2, Zichen Kong1, Mingtao Zhan2, Yi Zhong2, Yuan Wang1, Xiyuan Tang1
该论文提出了一种采用跳过采样和单缓冲嵌入式噪声整形SAR量化器的增量式Zoom ADC，解决了传统Zoom ADC只能处理准静态信号且转换速度慢的问题，实现了150kHz带宽和15-ENOB的高能效高分辨率转换。
▸提出跳过采样（Skipped Sampling）技术，减少冗余采样，提高转换效率。
▸采用单缓冲嵌入式噪声整形SAR量化器，简化电路结构并降低功耗。
Peking University, Beijing, China, 2Tsinghua University, Bei 150kHz BW, 15-ENOB
ISSCC 2023Session 10Data Converters
A 25MHz-BW 77.2dB-SNDR 2nd-Order Gain-Error-Shaping and NS Pipelined SAR ADC Based on a Quantization-PredictionUnrolled Scheme
Hongshuai Zhang1, Yan Zhu1, Chi-Hang Chan1, R. P. Martins1,2
该论文提出了一种基于量化预测展开的2阶增益误差整形与噪声整形流水线SAR ADC，通过预测第一级量化噪声并利用第二级输出进行误差整形，有效抑制了级间增益误差，实现了25MHz带宽和77.2dB SNDR的高性能。
▸提出量化预测展开技术，通过预测第一级量化噪声来减少增益误差整形中的截断误差。
▸实现2阶增益误差整形与噪声整形结合，显著提升ADC的带内信噪比和线性度。
University of Macau, Macau, China 25MHz带宽, 77.2dB SNDR
ISSCC 2023Session 10Data Converters
A Rail-to-Rail 12MS/s 91.3dB SNDR 94.1dB DR Two-Step SAR ADC with Integrated Input Buffer Using Predictive Level-Shifting
Manxin Li1, Calvin Yoji Lee1, Ahmed ElShater1, Yuichi Miyahara2, Kazuki Sobue2,
本文提出了一款12MS/s、91.3dB SNDR、94.1dB DR的两步逐次逼近寄存器（SAR）模数转换器（ADC），通过集成的输入缓冲器和预测电平移位技术解决了高分辨率离散时间奈奎斯特ADC驱动困难的问题，实现了轨到轨输入范围和高能效。
▸集成了输入缓冲器，降低了外部驱动要求并提高了功率效率
▸采用预测电平移位技术，实现了轨到轨输入范围内的线性度
Koji Tomioka2, Un-Ku Moon1 Oregon State University, Corvalli 12MS/s, 91.3dB SNDR, 94.1dB DR
ISSCC 2023Session 10Data Converters
A Single-Channel 12b 2GS/s PVT-Robust Pipelined ADC with Critically Damped Ring Amplifier and Time-Domain Quantizer
Yuefeng Cao1, Minglei Zhang1, Yan Zhu1, Chi-Hang Chan1, R. P. Martins1,2
本文提出一种单通道12位2GS/s的流水线ADC，采用临界阻尼环形放大器和时间域量化器，实现了对PVT变化的鲁棒性，无需校准即可获得高精度残差放大。
▸采用临界阻尼环形放大器实现闭环残差放大，无需校准即可在PVT变化下保持增益稳定。
▸结合时间域量化器，在高速流水线ADC中实现高精度量化。
University of Macau, Macau, China
ISSCC 2023Session 10Data Converters
A Single-Channel 2.6GS/s 10b Dynamic Pipelined ADC with Time-Assisted Residue Generation Scheme Achieving Intrinsic PVT Robustness
Junyan Hao1,2, Minglei Zhang1, Yanbo Zhang1,2, Shubin Liu2, Zhangming Zhu2,
本文提出了一种单通道2.6GS/s 10位动态流水线ADC，采用时间辅助残差生成方案，实现了内在的PVT鲁棒性。该设计解决了流水线SAR ADC因串行量化导致的转换速率限制问题，适用于多GS/s中等分辨率单通道ADC需求。
▸提出时间辅助残差生成方案，通过时间域处理加速残差生成，突破传统流水线SAR ADC的速率瓶颈。
▸采用动态流水线结构，结合内在PVT补偿机制，无需额外校准即可在工艺、电压、温度变化下保持性能。
2.6GS/s采样率，10位分辨率
JSSC 期刊论文
全部 672 篇 →
JSSC 2025 第1期
A 12 bit 15 GS s Single Channel Pipelined SAR ADC With a Pipelined Residue Ampl
一篇关于12位15GS/s单通道流水线SAR ADC设计的JSSC论文
JSSC 2025 第1期
A 22 nm Floating Point ReRAM Compute in Memory Macro Using Residue Shared ADC f
22纳米工艺下采用残差共享ADC的浮点ReRAM存内计算宏
JSSC 2025 第2期
A 1 GS s 11 b Time Interleaved SAR ADC With Robust Fast and Accurate Autocorrel
提出一种1 GS/s 11位时间交织SAR ADC，具备鲁棒快速准确自相关功能。
JSSC 2025 第2期
A 2 GS s Time Interleaved ADC With Embedded Background Calibrations and a Novel
提出一种2 GS/s时间交织ADC，嵌入背景校准和新颖设计。
JSSC 2025 第2期
A 4 bit RFDAC Based FMCW Modulator for Automotive Radar
一篇关于基于4位RFDAC的汽车雷达FMCW调制器的IEEE JSSC论文
JSSC 2025 第2期
A Single Channel 12 b 2 GS s PVT Robust Pipelined ADC With Sturdy Ring Amplifie
一种采用坚固环形放大器的单通道12位2GS/s PVT鲁棒流水线ADC
JSSC 2025 第2期
An Intrinsically Linear Multi Rate Continuous Time Zoom ADC Achieving 974 dB DR
提出一种实现974 dB动态范围的多速率连续时间Zoom ADC。
JSSC 2025 第3期
A 13b 600-675MSs Tri-State Pipelined-SAR ADC With Inverter-Based Open-Loop Resid
一款采用三态SAR逻辑和开环逆变器残差放大器的13位高速ADC
JSSC 2025 第4期
A 5 nm 60 GS s 7b 64 Way Time Interleaved Partial Loop Unrolled SAR ADC Achievi
一篇关于5纳米工艺下64路时间交织部分循环展开SAR ADC设计的JSSC论文
JSSC 2025 第4期
A 7 bit 175 GS s 69 fJ conv step FoMw Loop Unrolled Fully Asynchronous SAR ADC
本文介绍了一种7位175GS/s、69fJ/转换步长的全异步SAR ADC。
JSSC 2025 第6期
A 1920 1080 Array 2 D 3 D Image Sensor With 3 s Row Time Single Slope ADC and 1
一款具有3秒行时间单斜率ADC的1920x1080阵列2D/3D图像传感器
JSSC 2025 第6期
A 936 dB SNDR Fully Dynamic CT DT Noise Shaping SAR ADC With Closed Loop Capaci
提出一种具有闭环电容的936 dB SNDR全动态连续时间离散时间噪声整形SAR ADC
JSSC 2025 第7期
A 119 dBA Dynamic Range 33 mW Audio CTDSM With a Class B Resistor DAC and Conti
一篇关于高动态范围音频CTDSM设计的IEEE JSSC论文
JSSC 2025 第7期
A 272 fJ Conversion Step 13 bit SAR ADC With Wide Common Mode Complementary Spl
提出一种272 fJ/转换步的13位SAR ADC，具有宽共模互补结构。
JSSC 2025 第7期
A 2 mW 707 dB SNDR 200 MS s Pipelined SAR ADC Using Continuous Time SAR Assiste
一款采用连续时间SAR辅助技术的低功耗高精度流水线SAR ADC
JSSC 2025 第7期
A 6 GHz Continuous Time Bandpass ADC With Background Filter Calibration and 100
一款6 GHz连续时间带通ADC，具备背景滤波器校准功能，性能达100。
JSSC 2025 第7期
A Digital Sampling PLL With a Second Order Noise Shaping SAR ADC Phase Detector
一种采用二阶噪声整形SAR ADC相位检测器的数字采样PLL
JSSC 2025 第7期
An Intrinsically PVT Robust 10 bit 26 GS s Dynamic Pipelined ADC With Dual Path
一种具有双路径的10位26GS/s动态流水线ADC，具有内在PVT鲁棒性
JSSC 2025 第8期
An 8 bit 207 TOPS W Multilevel Cell ReRAM Macro With ADC Assisted Bit Serial Pr
一篇关于8位207 TOPS/W多级单元ReRAM宏的IEEE JSSC期刊论文，采用ADC辅助位串行技术。
JSSC 2025 第10期
A 2 Time-Interleaved 4-GSs 14-Bit DAC With On-Chip Calibration of Interleaving N
一种带片上校准的2×时间交织14位4GS/s DAC，通过两步校准提升SFDR性能。
JSSC 2025 第10期
A 594-µm Pixel-Pitch 252-Mpixel 120-Frames s Full-Frame Global Shutter CMOS Imag
一款594微米像素间距、252百万像素、120帧/秒全帧全局快门CMOS图像传感器
JSSC 2025 第11期
A 2 Time-Interleaved 4-GSs 14-Bit DAC With On-Chip Calibration of Interleaving N
一种带片上校准的2×时间交织14位4GS/s DAC，通过两步校准提升SFDR至61dB。
JSSC 2025 第11期
A 470-µW 1026-dB DR 20-kHz BW Calibration-Free ΔΣ Modulator With SFDR in Excess
首款无需校准或动态元件匹配的13级DAC ΔΣ调制器，SFDR超过110 dBc。
JSSC 2025 第11期
A 594-µm Pixel-Pitch 252-Mpixel 120-Frames s Full-Frame Global Shutter CMOS Imag
一款5.94微米像素间距、2520万像素、120帧/秒全帧全局快门CMOS图像传感器，采用像素并行ADC技术。
JSSC 2025 第11期
A Scalable 1024-Channel Ultra-Low-Power Spike Sorting Chip With Event-Driven Det
一款1024通道超低功耗尖峰排序芯片，用于大规模神经记录。
JSSC 2025 第12期
A 128-GSs Time-Interleaved Sub-Sampling ADC Front End With 38-GHz Input Bandwidt
一款128-GS/s时间交织子采样ADC前端，支持38GHz输入带宽，用于Ka波段卫星通信。
JSSC 2025 第12期
A 72-GSs 9b Time-Interleaved Pipeline-SAR ADC Achieving 553493-dB SFDR at 20-GHz
本文介绍了一种72-GS/s 9位时间交错流水线-SAR ADC，在20GHz输入下实现55dB SFDR。
JSSC 2025 第12期
A Calibration-Free Pipelined-SAR ADC With Cross-Stage Gain-Mismatch Error Shapin
提出一种无需校准的流水线-SAR ADC，采用跨级增益失配误差整形技术
JSSC 2025 第12期
A Cryo-CMOS 800-MS s 7-bit Charge-Injection SAR ADC With Only 4-fF Input Capacit
一款低温CMOS 800MS/s 7位电荷注入SAR ADC，输入电容仅4fF。
JSSC 2025 第12期
A Filter-Embedded Pipe-SAR ADC With Progressive Conversion and Floating Charge T
提出一种嵌入式滤波器的流水线SAR ADC架构，具有高效率和宽带宽特性。