JSSC 分类

Data Converters

689 篇期刊论文

子分类 Subcategories
SAR ADC
186 篇
DAC
142 篇
Pipeline ADC
87 篇
Delta-Sigma ADC
68 篇
Flash ADC
22 篇
Time-Interleaved ADC
15 篇
JSSC 2025第1期Data ConvertersSAR ADC
A 12 bit 15 GS s Single Channel Pipelined SAR ADC With a Pipelined
一篇关于12位15GS/s单通道流水线SAR ADC设计的JSSC论文
12 bit, 15 GS/s
JSSC 2025第1期Data Converters
A 22 nm Floating Point ReRAM Compute in Memory Macro Using Residue Shared ADC f
22纳米工艺下采用残差共享ADC的浮点ReRAM存内计算宏
22nm CMOS, 浮点运算, ReRAM存内计算
JSSC 2025第2期Data ConvertersSAR ADC
A 1 GS s 11 b Time Interleaved SAR ADC With
提出一种1 GS/s 11位时间交织SAR ADC，具备鲁棒快速准确自相关功能。
1 GS/s, 11-bit
JSSC 2025第2期Data Converters
A 2 GS s Time Interleaved ADC With Embedded Background Calibrations and a Novel
提出一种2 GS/s时间交织ADC，嵌入背景校准和新颖设计。
2 GS/s
JSSC 2025第2期Data Converters
A 4 bit RFDAC Based FMCW Modulator for
一篇关于基于4位RFDAC的汽车雷达FMCW调制器的IEEE JSSC论文
无
JSSC 2025第2期Data ConvertersPipeline ADC
A Single Channel 12 b 2 GS s PVT Robust Pipelined ADC
一种采用坚固环形放大器的单通道12位2GS/s PVT鲁棒流水线ADC
12位, 2GS/s
JSSC 2025第2期Data Converters
An Intrinsically Linear Multi Rate Continuous Time Zoom ADC Achieving 974 dB DR
提出一种实现974 dB动态范围的多速率连续时间Zoom ADC。
974 dB DR
JSSC 2025第3期Data ConvertersSAR ADC
A 13b 600-675MS/s Tri-State Pipelined-SAR ADC With Inverter-Based Open-Loop Residue Amplifier
一款采用三态SAR逻辑和开环逆变器残差放大器的13位高速ADC
40nm CMOS, 1.1-1.2V, 600-675MS/s, 62.4dB SNDR, 7.05mW
JSSC 2025第4期Data ConvertersSAR ADC
A 5 nm 60 GS s 7b 64 Way Time Interleaved Partial Loop Unrolled SAR ADC Achievi
一篇关于5纳米工艺下64路时间交织部分循环展开SAR ADC设计的JSSC论文
5 nm CMOS, 60 GS/s
JSSC 2025第4期Data ConvertersSAR ADC
A 7 bit 175 GS s 69 fJ conv step FoMw Loop Unrolled Fully Asynchronous SAR ADC
本文介绍了一种7位175GS/s、69fJ/转换步长的全异步SAR ADC。
7 bit, 175 GS/s, 69 fJ/conv-step
JSSC 2025第6期Data ConvertersCMOS Image Sensor
A 1920 1080 Array 2 D 3 D Image Sensor With 3 s Row Time Single Slope ADC and 1
一款具有3秒行时间单斜率ADC的1920x1080阵列2D/3D图像传感器
1920x1080分辨率, 3s行时间
JSSC 2025第6期Data ConvertersSAR ADC
A 936 dB SNDR Fully Dynamic CT DT Noise Shaping SAR ADC
提出一种具有闭环电容的936 dB SNDR全动态连续时间离散时间噪声整形SAR ADC
936 dB SNDR
JSSC 2025第7期Data ConvertersDAC
A 119 dBA Dynamic Range 33 mW Audio CTDSM With a Class B Resistor DAC and Conti
一篇关于高动态范围音频CTDSM设计的IEEE JSSC论文
119 dBA动态范围, 33 mW功耗
JSSC 2025第7期Data ConvertersSAR ADC
A 272 fJ Conversion Step 13 bit SAR ADC With Wide
提出一种272 fJ/转换步的13位SAR ADC，具有宽共模互补结构。
272 fJ/转换步, 13位精度
JSSC 2025第7期Data ConvertersSAR ADC
A 2 mW 707 dB SNDR 200 MS s Pipelined SAR ADC Using Continuous Time SAR Assiste
一款采用连续时间SAR辅助技术的低功耗高精度流水线SAR ADC
2mW, 707dB SNDR, 200MS/s
JSSC 2025第7期Data Converters
A 6 GHz Continuous Time Bandpass ADC With Background Filter Calibration and 100
一款6 GHz连续时间带通ADC，具备背景滤波器校准功能，性能达100。
6 GHz, 100
JSSC 2025第7期Data ConvertersSAR ADCPLL
A Digital Sampling PLL With a Second Order Noise Shaping SAR ADC
一种采用二阶噪声整形SAR ADC相位检测器的数字采样PLL
无
JSSC 2025第7期Data ConvertersPipeline ADC
An Intrinsically PVT Robust 10 bit 26 GS s Dynamic Pipelined ADC With
一种具有双路径的10位26GS/s动态流水线ADC，具有内在PVT鲁棒性
10 bit, 26 GS/s
JSSC 2025第8期Data Converters
An 8 bit 207 TOPS W Multilevel Cell ReRAM Macro With ADC
一篇关于8位207 TOPS/W多级单元ReRAM宏的IEEE JSSC期刊论文，采用ADC辅助位串行技术。
207 TOPS/W
JSSC 2025第10期Data ConvertersDAC
A 2 Time-Interleaved 4-GSs 14-Bit DAC With On-Chip Calibration of Interleaving N
一种带片上校准的2×时间交织14位4GS/s DAC，通过两步校准提升SFDR性能。
14-bit 4-GS/s, SFDR≥61dB@第一奈奎斯特区
JSSC 2025第10期Data ConvertersDAC
A 470-µW, 102.6-dB DR, 20-kHz BW Calibration-Free ΔΣ Modulator With SFDR in Excess of 110 dBc Using an Intrinsically Linear 13-Level DAC Matteo Dalla Longa
首款无需校准或动态元件匹配的多位ΔΣ调制器，SFDR超过110 dBc。
1.8V, 470µW, 20kHz BW, 102.6dB DR, 100.7dB SNDR
JSSC 2025第10期Data ConvertersCMOS Image Sensor
A 5.94-µm Pixel-Pitch 25.2-Mpixel 120-Frames /s Full-Frame Global Shutter CMOS Image Sensor With Pixel-Parallel 14-bit ADC
一款594微米像素间距、252百万像素、120帧/秒全帧全局快门CMOS图像传感器
14-bit分辨率, 75.5dB动态范围, 120帧/秒, 1545mW功耗
JSSC 2025第11期Data ConvertersDAC
A 2 Time-Interleaved 4-GSs 14-Bit DAC With On-Chip Calibration of Interleaving N
一种带片上校准的2×时间交织14位4GS/s DAC，通过两步校准提升SFDR至61dB。
14-bit 4-GS/s, SFDR ≥ 61dB@第一奈奎斯特区
JSSC 2025第11期Data ConvertersDAC
A 470-µW, 102.6-dB DR, 20-kHz BW Calibration-Free ΔΣ Modulator With SFDR in Excess of 110 dBc Using an Intrinsically Linear 13-Level DAC Matteo Dalla Longa
首款无需校准或动态元件匹配的13级DAC ΔΣ调制器，SFDR超过110 dBc。
1.8V, 470µW, 102.6dB DR, 100.7dB SNDR, 20kHz BW
JSSC 2025第11期Data ConvertersCMOS Image Sensor
A 5.94-µm Pixel-Pitch 25.2-Mpixel 120-Frames /s Full-Frame Global Shutter CMOS Image Sensor With Pixel-Parallel 14-bit ADC
一款5.94微米像素间距、2520万像素、120帧/秒全帧全局快门CMOS图像传感器，采用像素并行ADC技术。
14-bit分辨率，75.5dB动态范围，120帧/秒，1545mW功耗
JSSC 2025第11期Data ConvertersNeural Interface
A Scalable 1024-Channel Ultra-Low-Power Spike Sorting Chip With Event-Driven Detection and
一款1024通道超低功耗尖峰排序芯片，用于大规模神经记录。
0.00029-mm²/channel, 74-nW/channel, 1000×数据压缩
JSSC 2025第12期Data ConvertersNeural Network Accelerator
A 12.8-GS/s Time-Interleaved Sub-Sampling ADC Front End With 38-GHz Input Bandwidth and >39-dB SNDR for 1–32 GHz in 22-nm FDSOI
一款128-GS/s时间交织子采样ADC前端，支持38GHz输入带宽，用于Ka波段卫星通信。
22nm FDSOI, 12.8GS/s, 38GHz带宽, 39dB SNDR@32GHz, 87mW功耗
JSSC 2025第12期Data ConvertersSAR ADCNeural Network Accelerator
A 72-GS/s 9b Time-Interleaved Pipeline-SAR ADC Achieving 55.3/49.3-dB SFDR at 20-GHz /Nyquist Inputs in 16-nm FinFET
本文介绍了一种72-GS/s 9位时间交错流水线-SAR ADC，在20GHz输入下实现55dB SFDR。
72-GS/s, 9-bit, 393.6 mW, 46.4-dB SNDR, 63.6-dB SFDR
JSSC 2025第12期Data ConvertersSAR ADC
A Calibration-Free Pipelined-SAR ADC With Cross-Stage Gain-Mismatch Error Shaping and Inherent
提出一种无需校准的流水线-SAR ADC，采用跨级增益失配误差整形技术
55nm CMOS, 1.2V, 93.3dB SNDR, 156.25kHz带宽, 306.88uW功耗
JSSC 2025第12期Data ConvertersSAR ADCDAC
A Cryo-CMOS 800-MS /s 7-bit Charge-Injection SAR ADC With Only 4-fF Input Capacitance and 64-dB SFDR in 40-nm Bulk CMOS
一款低温CMOS 800MS/s 7位电荷注入SAR ADC，输入电容仅4fF。
40nm CMOS, 0.84Vpp, 800MS/s, 6.5K, 2.89mW
JSSC 2025第12期Data ConvertersSAR ADC
A Filter-Embedded Pipe-SAR ADC With Progressive Conversion and Floating Charge T
提出一种嵌入式滤波器的流水线SAR ADC架构，具有高效率和宽带宽特性。
28nm CMOS, 70.1-dB SNDR, 80-MHz带宽, 4.9mW功耗, 172.2dB FoM
JSSC 2025第12期Data ConvertersSAR ADC
Erratum Erratum to “A 7-bit 1.15-GS/s 2.6-bit/Cycle Asynchronous SAR ADC Using Comparator Decision Skip Technique With Background Offset Calibration”
论文更正了异步SAR ADC中ENOB和FoMw的计算方法，采用SNDR公式以确保一致性。
7-bit, 115-GSs, 26-bitCycle
JSSC 2024第1期Data Converters
A 3.58 nJ/Node Dual Cross Correlation Analog-Front-End Circuit With ADC for Mutual
提出一种用于互容面板的双互相关模拟前端电路，降低功耗和面积，提高ADC精度。
110nm CMOS, 12-bit SAR-VCO ADC, 3.58 nJ/node, 0.988 mm², 46.1/50.2 dB SNR
JSSC 2024第1期Data Converters
Analysis and Design of Wideband Filtering ADCs Using Continuous-Time Pipelining
宽带连续时间流水线ADC设计与分析，采用热噪声估计数字重构滤波器抽头，实现高效能转换。
65nm CMOS, 1.2V, 800MS/s, 12.5-bit, 59mW
JSSC 2024第2期Data ConvertersSAR ADCNeural Network Accelerator
A 15.4-ENOB, Fourth-Order Truncation-Error- Shaping NS-SAR-Nested 16 Modulator With Boosted Input Impedance and Range for
一种高输入阻抗、宽线性输入范围的16调制器，用于生物医学信号采集。
94.5-dB SNDR, 1–500-Hz带宽, 600-mV PP输入, 174.3 dB FoM SNDR, 175.8 dB FoM DR, 208 MΩ@dc输入阻抗
JSSC 2024第2期Data ConvertersEmerging MemoryNeural Network Accelerator
Design and Implementation of a Hybrid, ADC/DAC-Free, Input-Sparsity-Aware, Precision Reconfigurable RRAM Processing-in-Memory Chip Junjie Wang , Teng Zhang, Shuang Liu , Yihe Liu, Yuancong Wu
设计并实现了一种基于180nm CMOS技术的1Mb RRAM存内计算芯片，采用时间分复用电路和稀疏感知技术，免除了DAC和ADC需求。
180nm CMOS, 13.32 Mb/mm2 (22nm节点归一化), 17.36 TOPS/W (INT4)
JSSC 2024第3期Data ConvertersPipeline ADC
A 4.6–400 K Functional Ringamp-Based 250 MS/s 12 b Pipelined ADC With PVT-Robust Unity-Gain-Frequency-Aware
提出一种PVT鲁棒的环形放大器，实现高速无增益校准的12位250 MS/s流水线ADC。
65nm CMOS, 12-bit, 250 MS/s, SNDR > 57.7 dB
JSSC 2024第3期Data ConvertersNeural Network Accelerator
A 7 GHz ERBW 1.1 GS/s 6-bit PVT Tolerant Asynchronous Charge-Injection SAR With Only 8.5 fF Input Capacitance in 28 nm CMOS
一款6位1.1GS/s异步电荷注入SAR ADC，具有7GHz ERBW和PVT容差能力。
28nm CMOS, 0.9-1.1V, 1.1GS/s, 35.2dB SNDR, 25.5fJ/conv.-step
JSSC 2024第3期Data ConvertersDAC
A Time-Interleaved Digital-to-Analog Converter up to 118 GS/s With Integrated Analog Multiplexer in 28-nm FD-SOI CMOS Technology Daniel Widmann , Tobias Tannert , Xuan-Quang Du, Thomas Veigel , Markus Grözing
首次在28nm FD-SOI CMOS技术中集成双子DAC和主动模拟多路复用器，实现118 GS/s的高采样率。
28nm CMOS, 118 GS/s, 4W@100GS/s
JSSC 2024第3期Data ConvertersSAR ADC
An Area-Efficient Smart Temperature Sensor Based on a Fully Current Processing E
基于全电流处理的面积高效智能温度传感器设计
180nm CMOS, 1.8V, 34µA, 0.057mm², 92mK分辨率
JSSC 2024第3期Data ConvertersSAR ADCDelta-Sigma ADC
An ELDC-Free 4th-Order CT SDM Facilitated by 2nd-Order NS CT-SAR and AC-Coupled Negative-R
提出一种无额外环路延迟补偿的20MHz带宽四阶连续时间ΣΔ调制器，采用二阶噪声整形CT-SAR ADC技术。
28nm CMOS, 1.5-1V, 750MHz采样频率, 20MHz带宽, 75.5dB SNDR, 2.78mW功耗
JSSC 2024第4期Data Converters
A 120-MHz BW, 122-dBFS SFDR CT 16 ADC With a Multi-Path Multi-Frequency
提出多路径多频率斩波技术，抑制1/f噪声，实现120MHz带宽下122dBFS SFDR的高性能CT 16 ADC。
6GHz采样率，120MHz带宽，122dBFS SFDR，-98.3dBc THD
JSSC 2024第4期Data ConvertersDACNeural Network Accelerator
A 1.8–65 fJ/Conv.-Step 64-dB SNDR Continuous- Time Level Crossing ADC Exploiting Dynamic Self-Biasing Comparators
一种高效能电平交叉ADC，适用于稀疏信号数字化，采用动态自偏置比较器和新型DAC架构。
65nm CMOS, 64dB SNDR, 20kHz带宽, 1.8fJ/conv.-step
JSSC 2024第4期Data ConvertersPipeline ADCDAC
A 64-GSs 1-GHz BW Continuous-Time Pipelined ADC With Time-Interleaved Sub-ADC-DA
提出一种采用时间交织子ADC-DAC路径的连续时间流水线ADC，提升带宽和信号消除性能。
16nm FinFET, 64GS/s, 1GHz带宽, 61.7dB SNR, 240mW功耗, 0.77mm²面积
JSSC 2024第4期Data ConvertersDAC
A Display Source-Driver IC Featuring Multistage-Cascaded 10-Bit DAC and True-DC-
一种采用多级级联10位DAC和真直流技术的面积高效显示源驱动IC
180nm CMOS, 1.8/5V, 最大DNL -0.37 LSB, 最大INL 1.17 LSB, 最大DVO 15.5mV
JSSC 2024第5期Data ConvertersCIM
An Energy-Efficient Computing-in-Memory NN Processor With Set-Associate Blockwise Sparsity and Ping-Pong
提出一种支持稀疏性和高利用率的存内计算神经网络处理器，能效达9.5 TOPS/W。
65nm CMOS, 9.5 TOPS/W at 4-bit precision
JSSC 2024第6期Data ConvertersDACSRAM
A 28-nm 50.1-TOPS/W P-8T SRAM Compute-In-Memory Macro Design With BL Charge-Sharing-Based In-SRAM DAC/ADC Operations
提出一种基于PMOS的8T SRAM存内计算宏设计，采用BL电荷共享技术降低DAC和ADC硬件成本。
28nm CMOS, 0.6-1.2V, 50.1-TOPS/W, CIFAR-10准确率91.26%
JSSC 2024第7期Data ConvertersSAR ADC
A 0.004-mm 2 200-MS/s Pipelined SAR ADC With kT/C Noise Cancellation and Robust Ring-Amp
一种采用kT/C噪声消除技术和鲁棒输入的小面积高速SAR ADC
28nm CMOS, 13-bit, 200MS/s, 0.004mm², 1.3mW
JSSC 2024第7期Data ConvertersClock Generation
A 2.5-GHz Dynamic Performance-Enhanced Nonlinear DAC-Based Direct-Digital Frequency Synthesizer in 65-nm CMOS Process
提出了一种基于DAC的直接数字频率合成器，通过固定权重解码器和三态解码方案提升性能。
最差无杂散动态范围（SFDR）57.35 dBc @2.5 GHz，功耗104 mW
JSSC 2024第7期Data ConvertersSAR ADCNeural Network Accelerator
A 511-µW 89-dB-SNDR Asynchronous SAR-ISDM ADC With Noise Shaping Dynamic Amplifier and Time-Domain Noise-Slicing Technique Hao-Hsuan Chang , Ci-Ren Chen , and Tai-Cheng Lee
提出了一种混合两级ADC，结合SAR ADC和ISDM ADC，提升SNDR和功率效率。
370kHz频率，185kHz带宽，511µW功耗，89.3dB SNDR
JSSC 2024第8期Data ConvertersSAR ADCPipeline ADC
A 1.5-MHz BW 81.2-dB SNDR Dual-Residue Pipeline ADC With a Fully Dynamic Noise-Shaping Interpolating-SAR ADC Jae-Hyun Chung
提出了一种高效能高分辨率的双残差流水线-SAR ADC，结合噪声整形技术。
81.2-dB SNDR, 89.9-dB SFDR, 1.5-MHz BW, OSR=8, 170.4-dB Schreier FoM
JSSC 2024第8期Data ConvertersDRAMCIM
Scaling-CIM eDRAM In-Memory-Computing Accelerator With Dynamic-Scaling ADC and A
提出一种基于eDRAM的高效能内存计算加速器，通过动态缩放ADC提升信噪比并降低开销。
28nm CMOS, 2.03mm² die area, 800kb eDRAM, 39.7-TOPS/W (8–9 b)
JSSC 2024第9期Data ConvertersSAR ADCDAC
An Energy-Efficient Discrete-Time Delta–Sigma Modulator With Dynamic-Range Enhancement and Tri-Level CDAC Cong Wei , Student Member , IEEE
提出一种动态范围增强的离散时间ΔΣ调制器，适用于物联网应用，具有高能效和低功耗特性。
94.7dB动态范围, 92.4dB SNDR, 700Hz带宽, 2.3μW功耗
JSSC 2024第9期Data ConvertersNeural Network AcceleratorBiosignal
Analysis and Design of a 10.4-ENOB 0.92–5.38-µW Event-Driven Level-Crossing ADC With Adaptive Clocking for Time-Sparse Edge Applications Jonah Van Assche , Student Member , IEEE
提出一种新型事件驱动电平交叉ADC，采用自适应时钟方案，显著降低功耗并提升系统兼容性。
8-bit 15-kHz BW, 0.92-5.38 µW
JSSC 2024第9期Data ConvertersCIM
FLEX-CIM A Flexible Kernel Size 1-GHz 1816-TOPSW 2563-TOPSmm2 Analog Compute-in-
FLEX-CIM提出一种灵活核大小的存内计算架构，提升CNN加速器的能效和吞吐密度。
28nm CMOS, 4-bit MAC精度, 181.6 TOPS/W能效, 25.63 TOPS/mm2吞吐密度
JSSC 2024第10期Data ConvertersSAR ADC
A 25-kHz-BW 97.4-dB-SNDR SAR-Assisted Continuous-Time 1-0 MASH Delta–Sigma Modulator With Digital Noise Coupling Dong-Hun Lee , Kent
采用SAR辅助DNC技术和MASH结构的高分辨率连续时间ΔΣ调制器
28nm CMOS, 1.1V, 25kHz带宽, 97.4dB SNDR, 260µW功耗
JSSC 2024第10期Data ConvertersSAR ADC
A High-Resolution Pipelined-SAR ADC Using Cyclically Charged Floating Inverter A
提出一种高效可调的循环充电浮点放大器，应用于流水线-SAR ADC，实现高能效。
65nm CMOS, 1.2V, 2 MS/s, SNDR 74.0 dB, SFDR 85.5 dB, 72.3 µW
JSSC 2024第12期Data ConvertersTime-Interleaved ADCNeural Network Accelerator
A 12-GS/s 12-b 4× Time-Interleaved ADC Using Input-Independent Timing Skew Calibration With Global Dither Injection and Linearized
本文介绍了一种12-GS/s 12位4×时间交织ADC，采用全局抖动注入技术实现输入无关的时序偏差校准。
28nm CMOS, 1.2V, 12-GS/s
JSSC 2024第12期Data ConvertersDACNeural Network Accelerator
A 121.7-dB DR and −109.0-dB THD +N Filterless Digital-Input Class-D Amplifier With an HV IDAC Using Tri-Level
提出一种高压无滤波器数字输入D类放大器，动态范围达121.7 dB。
121.7 dB DR, -109.0 dB THD+N, 14 W, 90%效率
JSSC 2024第12期Data ConvertersSAR ADC
A 2.08-mW 64.4-dB SNDR 400-MS/s Pipelined- SAR ADC Using Mismatch and PVT Variation Tolerant Dynamically Biased Ring Amplifier in 8 nm
提出一种新型动态偏置环形放大器，应用于12位400MS/s流水线-SAR ADC，无需偏置校准，具有高增益和低功耗。
12-bit, 400-MS/s, 2.08 mW, 64.4-dB SNDR, 77.6-dB SFDR
JSSC 2024第12期Data ConvertersPipeline ADCDAC
A −90-dBFS-IM3, −164-dBFS/Hz-NSD, 700-MHz-Bandwidth Continuous-Time Pipelined ADC With Digital Cancellation of DAC Errors
一款高性能连续时间流水线ADC，具有低失真和低噪声特性。
16nm FinFET, 6.4GS/s, -90dBFS IM3, -164dBFS/Hz NSD, 700MHz带宽, 703mW功耗
JSSC 2023第1期Data Converters
Guest Editorial Introduction to the Special Issue on the 2022 IEEE International Solid-State Circuits Conference (ISSCC)
2022 IEEE ISSCC精选论文特刊介绍，涵盖数字架构、机器学习、存储器及有线通信等领域。
5 nm FinFET, 224 Gb/s, 38 dBs loss equalization
JSSC 2023第2期Data ConvertersNeural Network Accelerator
A 0.0046-mm2 Two-Step Incremental Delta–Sigma Analog-to-Digital Converter Neuronal Recording Front End With 120-mVpp Offset Compensation Daniel Wendler ,D a n i e lD eD o r i g o, Mohammad Amayreh , Alexander Bleitner
一种用于高密度CMOS神经元探针的ADC前端，具有原位数字化和电极偏移电压补偿功能。
0.0046 mm²面积, 4.88 μVrms噪声, 8.57 μW功耗
JSSC 2023第2期Data ConvertersSAR ADCNeural Network Accelerator
A 60-MS/s 5-MHz BW Noise-Shaping SAR ADC With Integrated Input Buffer Achieving 84.2-dB SNDR and 97.3-dB SFDR Using Dynamic Level-Shifting and ISI-Error Correction Y uekang Guo
一款40nm CMOS工艺的60-MS/s 5-MHz带宽噪声整形SAR ADC，集成高线性输入缓冲器。
40nm CMOS, 2.5V/1.1V双电源, 60MS/s, 5MHz BW, 8.06mW
JSSC 2023第3期Data ConvertersSAR ADC
A 13b 600-675MS/s Tri-State Pipelined-SAR ADC With Inverter-Based Open-Loop Residue Amplifier
一款采用三态SAR逻辑和开环逆变器残差放大器的13位高速流水线-SAR ADC。
40nm CMOS, 1.1-1.2V, 600-675MS/s, 62.8dB SNDR, 7.05mW
JSSC 2023第4期Data ConvertersSAR ADC
A 65-dB-SNDR Pipelined SAR ADC Using PVT-Robust Capacitively Degenerated Dynamic Amplifier Hyunchul Y oon
提出一种PVT鲁棒的电容退化动态放大器，用于低功耗流水线SAR ADC，实现65dB SNDR和79.8dB SFDR。
65nm CMOS, 0.8-1.0V, 50MS/s, 65dB SNDR, 79.8dB SFDR, 0.46mW
JSSC 2023第4期Data ConvertersSAR ADC
A 773-dB SNDR 625-kHz Bandwidth Continuous-Time Noise-Shaping SAR ADC With Duty-
本文提出了一种采用连续时间噪声整形技术的SAR ADC，通过去除采样开关和占空比设计实现高性能。
65nm CMOS, 77.3-dB SNDR, 625-kHz带宽, 13.5 µW功耗
JSSC 2023第4期Data ConvertersSAR ADC
A VTC/TDC-Assisted 4 × Interleaved 3.8 GS/s 7b 6.0 mW SAR ADC With 13 GHz ERBW
一种采用VTCTDC辅助的四路交织38 GS/s 7位SAR ADC，具有13 GHz有效分辨率带宽和60 mW功耗。
22nm FinFET CMOS, 3.8 GS/s, 38 dB SNDR, 60 mW, 24.4 fJ/step
JSSC 2023第6期Data ConvertersDelta-Sigma ADC
A 12-V 287- μW 940-dB SNDR Discrete-Time 2-0 MASH Delta-Sigma ADC Lingxin Meng Y
一种低功耗高精度的12V 2.87μW 94.0dB SNDR离散时间2-0 MASH ΔΣ ADC
55nm CMOS, 12V, 2.87μW功耗, 94.0dB SNDR, 96.9dB动态范围, 1kHz带宽, OSR=125
JSSC 2023第6期Data Converters
A 4.96-μW 15-bit Self-Timed Dynamic-Amplifier-Based Incremental Zoom ADC Y
提出一种15位自定时增量式ADC，适用于事件驱动应用，功耗低至496μW。
93-dB SNR, 0.37 ms转换时间, 4.96-µA电流, 1-V电源, Schreier FoM 177.3 dB
JSSC 2023第6期Data ConvertersSAR ADC
A Single-Channel V oltage-Scalable 8-GS/s 8-b >37.5-dB SNDR Time-Domain ADC With Asynchronous Pipeline Successive Approximation in 28-nm CMOS
提出一种采用异步流水线逐次逼近技术的8位8GS/s时域ADC，突破传统速度限制
28nm CMOS, 0.9V/0.7V, 8GS/s/5.05GS/s, 39.2dB/37.6dB SNDR
JSSC 2023第7期Data ConvertersSAR ADCNeural Network Accelerator
A 1-GSs 68-b Cryo-CMOS SAR ADC for
一款用于量子计算的1GS/s 68位低温CMOS SAR ADC，支持多通道频率复用输入。
40nm CMOS, 1GS/s, 6-8位分辨率, 36.2dB SNDR, 200pJ/conv-step FOM
JSSC 2023第7期Data ConvertersDACSRAM
A Bit-Serial, Compute-in-SRAM Design Featuring Hybrid-Integrating ADCs and Input Dependent Binary Scaled Precharge Eliminating DACs for Energy-Efficient DNN Inference
提出一种基于混合集成ADC和输入的位串行SRAM计算设计，提升能效和精度。
153–2453.76 TOPs/W
JSSC 2023第7期Data Converters
A Miniaturized 3-D-MRI Scanner Featuring an HV -SOI ASIC and Achieving a 10 × 8 × 8m m 3 Field of View
本文介绍了一种基于HV-SOI ASIC的微型3D MRI扫描仪，具有高分辨率和快速成像能力。
0.52-T永磁体, 6mm²芯片, 110×117×250μm³分辨率
JSSC 2023第8期Data ConvertersSAR ADCNeural Network Accelerator
A 38-GS/s 7-bit Pipelined-SAR ADC With Speed- Enhanced Bootstrapped Switch and Output Level Shifting Technique in 22-nm FinFET
一款38GS/s 7位流水线-SAR ADC，采用速度增强型自举开关和输出电平移位技术
22nm FinFET, 38GS/s, 41.9fJ/conv.-step, 20GHz 3-dB带宽
JSSC 2023第9期Data ConvertersNeural Network Accelerator
A 1 V 107 µW 15-Bit Pseudo-Pseudo-Differential Incremental Zoom ADC Zhaonan Lu H
一种1V供电、107µW功耗的15位伪伪差分增量缩放ADC
89.9dB SNR/0.378ms转换时间/1.07µW@1V
JSSC 2023第9期Data ConvertersDelta-Sigma ADC
A 372 µW 10 kHz-BW 109.2 dB-SNDR Nested Delta-Sigma Modulator Using Hysteresis-Comparison MSB-Pass Quantization Yuekang Guo
提出一种嵌套式Delta-Sigma调制器结构，通过混合模拟数字设计实现高能效和低失真。
372 µW, 10 kHz带宽, 109.2 dB SNDR, 183.5 dB FoM S
JSSC 2023第9期Data ConvertersSAR ADC
A 4-Bit Mixed-Signal MAC Macro With One-Shot ADC Conversion
提出一种用于DNN加速器的4位混合信号MAC宏，仅需一次ADC转换完成512次4×4位MAC运算。
65nm CMOS, 56.3 GOPS, 345.3µW, 164 TOPS/W
JSSC 2023第9期Data ConvertersSAR ADC
A Bandwidth-Adaptive Pipelined SAR ADC With Three-Stage Cascoded Floating
提出一种带宽自适应的流水线SAR ADC，采用三极联浮动反相放大器实现高能效和低噪声。
40nm CMOS, 40 MS/s, 821 µW, SNDR 75.7 dB
JSSC 2023第9期Data ConvertersPLL
A Calibration-Free Fractional- N Analog PLL With Negligible DSM
提出一种无需校准的分数N模拟PLL，通过过采样DSM显著降低量化噪声。
4.884 GHz, 154-fs rms jitter, FOM 255.8 dB
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