ISSCC 2015Session 5Analog Circuits65nm CMOS
该论文提出了一种29nW的超低功耗带隙基准电路，通过创新的电路设计解决了传统BGR在低功耗下温度稳定性差的问题，实现了极低功耗下的精确电压参考。
▸采用亚阈值区MOSFET替代传统PN二极管，大幅降低功耗至29nW
▸通过新型温度补偿技术，在低功耗下保持高温度稳定性
ISSCC 2015Session 5Analog Circuits0.13µm CMOS
该论文提出了一种采用0.13µm工艺的全数字低压差稳压器，通过自适应控制和降低动态稳定性技术，实现了超宽动态范围内的电压调节。解决了传统LDO在宽负载电流范围下效率低、稳定性差的问题。
▸提出全数字控制架构，利用自适应控制策略动态调整环路参数，提升宽负载范围内的瞬态响应。
▸通过降低动态稳定性要求，简化补偿网络，减小芯片面积并提高能效。
ISSCC 2015Session 5Analog Circuits28nm UTBB FD-SOI
该论文提出了一种在28nm UTBB FD-SOI工艺中实现的前向体偏置调谐的450MHz Gm-C三阶低通滤波器。通过使用前向体偏置替代传统的电源电压调谐，解决了逆变器基Gm-C滤波器需要精细可控电源电压且消耗额外功耗的问题，在0.7-1V电源电压范围内实现了大于1dBVp的IIP3。
▸提出使用前向体偏置（FBB）替代电源电压来调谐逆变器基Gm-C滤波器，避免了电源调谐所需的电压余量和功耗。
▸在28nm UTBB FD-SOI工艺中实现了450MHz带宽的3阶低通Gm-C滤波器，在宽电源电压范围内保持了高线性度（IIP3 > 1dBVp）。
ISSCC 2015Session 5Analog Circuits
本文提出一种工作电压低至0.5V、功耗仅32nW的带隙基准电压源，旨在解决超低功耗系统中待机功耗过高和启动电压过高的问题，使系统能在更低输入电压下持续运行。
▸采用超低功耗电路拓扑，实现32nW的极低功耗，显著降低系统待机功耗。
▸在0.5V超低电源电压下正常工作，降低了系统启动电压，延长了电池或能量收集系统的运行时间。
ISSCC 2015Session 5Analog Circuits
提出一种采用正交频率斩波技术的2通道电容耦合仪表放大器(CCIA)，实现了-83.2dB的低串扰和0.061mm²的小面积，解决了多通道传感应用中串扰与面积效率的权衡问题。
▸提出正交频率斩波技术，对多通道CCIA使用不同频率的斩波信号以抑制通道间串扰，同时保持低噪声特性。
▸实现了小面积（0.061mm²）的两通道CCIA，兼顾低串扰和面积效率，适合多通道传感阵列应用。
ISSCC 2015Session 5Analog Circuits
本文提出一种用于电流检测的高压ΔΣ ADC，采用电容耦合高压斩波器实现±30V输入共模范围，结合相关双采样和系统级斩波将失调降至8µV，在5V单电源下达到110dB SNR，解决了传统ADC在高压电流监测中共模范围受限和精度不足的问题。
▸采用电容耦合高压斩波器，使ADC在5V单电源下实现±30V的输入共模范围，可处理超出电源轨的信号。
▸结合相关双采样与系统级斩波技术，在全共模范围内将最大失调抑制到8µV。
ISSCC 2015Session 5Analog Circuits
KAIST, Daejeon, Korea, 3 Daegu Gyeongbuk Institute of Science and Technology, Daegu, Korea 1 2 Low-power CMOS reference clock oscillators have been widely used in miniaturized SoCs for emerging micros
ISSCC 2015Session 5Analog Circuits
本文提出了一种60V高压自归零与斩波精密运算放大器，采用800kHz交叠时钟和输入偏置电流修调技术，解决了高压CMOS工艺下运放失调电压漂移和1/f噪声问题。通过结合自归零和斩波技术，实现了高精度、低噪声的工业级性能。
▸采用800kHz交叠时钟同时实现自归零和斩波，有效降低1/f噪声和失调电压，且支持高压60V供电。
▸引入输入偏置电流修调技术，进一步优化输入直流精度，提升整体性能。
ISSCC 2015Session 4Digital Processors28nm HKMG planar dual-oxide FET
该论文介绍了AMD的下一代移动加速处理单元（APU）Carrizo，它集成了四个Excavator处理器核心和八个Radeon图形核心，采用28nm HKMG平面双栅氧化层FET工艺，旨在优化功耗和面积效率。
▸集成了四个Excavator处理器核心和八个GCN图形核心，实现高性能移动计算。
▸采用28nm HKMG平面双栅氧化层FET工艺，具有三种阈值电压的薄氧化物器件和12层铜基互连，优化功耗和面积。
ISSCC 2015Session 4Digital Processors22nm Tri-Gate CMOS
该论文提出了一种在22nm Tri-Gate CMOS工艺中实现的自适应和弹性多米诺寄存器文件，通过原位时序裕度和错误容忍技术，有效应对工艺变化、电压降、温度和老化问题，实现了409GOPS/W的高能效。
▸提出自适应时序裕度技术，动态调整寄存器文件的工作点以优化能效。
▸引入错误容忍机制，允许在时序违规时进行错误恢复，提高可靠性。
ISSCC 2015Session 4AI / ML
该论文提出了一种面向大数据应用的可扩展深度学习/推理处理器，采用四并行MIMD架构，实现了1.93TOPS/W的高能效。针对深度学习训练中大规模迭代权重更新带来的计算与带宽瓶颈，该处理器通过并行架构和存储优化显著提升了性能。
▸提出四并行MIMD架构，支持多种深度学习模型的高效并行处理。
▸通过可扩展设计适应不同规模的大数据应用，实现高能效比（1.93TOPS/W）。
ISSCC 2015Session 4Digital Processors22nm CMOS
本文介绍了Intel Xeon E5-2600 v3处理器，采用22nm tri-gate CMOS工艺，集成18个双线程Haswell核心、45MB L3缓存、DDR4内存控制器和高速互连，实现了33%的性能提升。该处理器面向企业级服务器市场，解决了多核高性能与功耗效率的平衡问题。
▸采用22nm tri-gate CMOS工艺，集成18个双线程Haswell核心，实现高密度与低功耗。
▸集成45MB共享L3缓存和4通道DDR4-2133内存控制器，提升内存带宽和延迟性能。
ISSCC 2015Session 4Digital Processors28nm Bulk CMOS
该论文介绍了一款基于12核1.8GHz 28nm Bulk CMOS 64b SoC的节能微服务器，专为大数据应用设计，集成了整个服务器主板功能。通过高密度封装和高效架构，实现了188K CoreMark的性能，解决了传统服务器功耗高、密度低的问题。
▸集成了12个高性能核心，运行频率1.8GHz，在28nm工艺下实现188K CoreMark的服务器级性能。
▸采用单片SoC架构集成服务器主板功能（除DRAM和电源转换），大幅降低系统体积和功耗。
ISSCC 2015Session 4Digital Processors
该论文介绍了Oracle SPARC M7处理器的细粒度自适应电源管理系统，旨在最大化商业、云和大数据工作负载的性能，同时满足热和电气约束。系统通过毫秒到秒级的时间常数维持硅片温度在目标范围内，并确保电源电流低于阈值。
▸提出了一种细粒度自适应电源管理方法，能够根据实时热和电气约束动态调整处理器性能。
▸实现了毫秒到秒级的时间常数控制，以快速响应温度变化并保持芯片在安全范围内。
ISSCC 2015Session 4Digital Processors20nm CMOS
本文介绍了Oracle SPARC M7处理器，采用20nm工艺集成32个S4核心和64MB L3缓存，通过引入应用数据完整性、低延迟高吞吐片上网络和数据库分析加速器等特性，实现了相比前代SPARC M6超过3倍的商业应用吞吐性能提升。
▸采用S4核心架构，提升单核性能与能效。
▸设计64MB L3缓存子系统，支持应用数据完整性保护。
ISSCC 2015Session 4Digital Processors22nm SOI CMOS
该论文介绍了IBM在22nm SOI工艺上设计的下一代System z微处理器，解决了高性能企业级计算中的功耗、频率和可靠性挑战。通过创新的电路设计和架构优化，实现了显著的性能提升和能效改进。
▸采用22nm SOI工艺，结合高-k金属栅极技术，实现了更高的晶体管密度和性能。
▸引入自适应电压调节和动态频率调整技术，优化了功耗与性能的平衡。
ISSCC 2015Session 3Wireline I/O65nm CMOS
本文提出了一种采用自动相位校准的源同步收发器，在65nm CMOS工艺下实现了0.45-0.7V的低电压供电和1-6Gb/s的数据率。该设计通过自动相位校准技术克服了低电压下多相时钟生成对器件失配的敏感性，从而在宽电压范围内达到0.29-0.58pJ/b的高能效。
▸提出自动相位校准技术，能够自动补偿低电压下多相时钟的相位失配，确保收发器正常工作。
▸采用源同步架构，结合低电压和并行化设计，在宽电压范围内实现宽数据率（1-6Gb/s）的高能效传输。
ISSCC 2015Session 3Wireline I/O65nm CMOS
该论文提出了一种7Gb/s快速开关嵌入式时钟串行链路收发器，实现了20ns的上电时间和740μW的关断功耗，旨在通过突发模式通信实现能量比例操作，降低数据中心和移动接口的功耗。
▸提出快速上电/关断的嵌入式时钟串行链路架构，上电时间仅20ns，关断功耗低至740μW。
▸采用能量比例操作策略，在空闲时完全关断链路，仅在需要时快速唤醒，显著降低平均功耗。
ISSCC 2015Session 3Wireline I/O65nm CMOS
本文提出了一种10Gb/s混合ADC接收器，集成了3抽头模拟前馈均衡器（FFE）和动态使能的数字均衡器（DFE），解决了高速串行链路中的符号间干扰问题。通过32路时间交织架构和循环展开技术，实现了312.5MHz时钟下的10Gb/s操作。
▸提出混合ADC接收器架构，将模拟FFE与数字DFE结合，支持从全前光标到全后光标均衡抽头的动态组合控制。
▸采用循环展开架构和流水线寄存器组，满足数字3抽头DFE的关键反馈时序路径，实现全合成数字均衡器。
ISSCC 2015Session 3Wireline I/O14nm CMOS
本文提出一款采用14nm CMOS工艺的16-40Gb/s四分之一速率NRZ/PAM4双模式发射机，解决了高速SerDes中需要同时支持多种调制格式和宽频率范围的问题，避免了开发多个IP。
▸支持NRZ和PAM4双模式调制，覆盖16-40Gb/s宽数据率范围
▸采用四分之一速率架构，降低时钟频率和功耗
ISSCC 2015Session 3Wireline I/O28nm CMOS
该论文提出了一种采用8位18GS/s DAC的36Gb/s PAM4发射机，解决了高速串行链路中信道、封装和芯片寄生效应带来的信号完整性问题。通过PAM4调制和高速DAC设计，实现了更高的数据传输速率。
▸采用8位18GS/s DAC实现PAM4信号生成，支持36Gb/s数据速率。
▸针对高速链路中的阻抗不连续和寄生电容问题进行了优化设计。
ISSCC 2015Session 3Wireline I/O20nm CMOS
本文提出了一款在20nm CMOS工艺下实现的0.5至32.75Gb/s灵活范围有线收发器，旨在解决FPGA中高速背板收发器的性能可扩展性、高可用性和灵活架构等关键问题。通过创新的接收机及时钟电路技术，满足了通信和存储系统对带宽日益增长的需求。
▸实现了从0.5Gb/s到32.75Gb/s的宽数据速率范围，支持灵活范围（flexible-reach）传输，适应不同信道损耗。
▸采用20nm CMOS工艺，利用先进节点实现了高速率与低功耗的平衡，并集成了接收机均衡和时钟数据恢复创新技术。
ISSCC 2015Session 3Wireline I/O
本文提出一种多标准背板信号调理器，采用自适应模式匹配的36抽头判决反馈均衡器，支持0.3至28Gb/s的数据速率，并实现185fsrms的低抖动和40dB的信道损耗补偿。
▸提出多标准自适应信号调理架构，覆盖0.3-28Gb/s宽数据速率范围。
▸采用自适应模式匹配的36抽头DFE，通过优化抽头系数有效消除码间干扰和反射。
ISSCC 2015Session 3Wireline I/O28nm CMOS
本文提出一款28Gb/s多标准串行链路收发器，采用28nm CMOS工艺，用于背板应用。通过14-tap自适应判决反馈均衡器（DFE）和5-tap前馈均衡器（FFE）补偿高达30dB的奈奎斯特损耗，避免了功耗高的模数转换器（ADC），实现了低功耗和面积高效。
▸采用14-tap自适应DFE和5-tap FFE的均衡架构，在不使用ADC的情况下补偿30dB信道损耗。
▸支持OIF CEI-25G、CEI-28G、IEEE 802.3bj 100G-KR4等多标准，适用于背板应用。
ISSCC 2015Session 27Sensors
该论文提出了一种200kS/s 13.5位集成磁通门差分磁数字转换器，通过过采样补偿环路解决了传统闭环磁通门读出电路带宽受限的问题，实现了nT级精度的磁场测量。
▸提出过采样补偿环路技术，在不牺牲精度的前提下扩展了集成磁通门传感器的带宽。
▸采用差分磁数字转换架构，有效抑制共模干扰，提升测量分辨率至13.5位。
ISSCC 2015Session 27Sensors
该论文提出了一种基于热扩散率（TD）的温度传感器，通过VCO读出电路数字化电热滤波器中的热脉冲延迟，实现了小面积（4600μm²）、中等精度（1.5°C 3σ）和0.9kS/s的采样率，适用于微处理器片上温度监控。
▸采用热扩散率原理实现温度传感，利用VCO读出电路直接数字化温度相关延迟，简化了读出架构。
▸在极小的芯片面积（4600μm²）内实现了完整的温度传感功能，有利于片上集成和布局。
ISSCC 2015Session 27Sensors
本文提出了一种基于周期调制的电容数字转换器(CDC)，通过分段电荷转移等创新技术，实现了0.05mm²的超小面积和超过10倍的能量效率提升，解决了传统CDC面积大、能效低的问题。
▸采用分段电荷转移技术，消除了对大型片上积分电容的需求，大幅缩小芯片面积。
▸引入双积分电容方案和采样偏置技术，降低了前端噪声和积分电流噪声，提高了信噪比。
ISSCC 2015Session 27Sensors
A 0.7pF-to-10nF Fully Digital Capacitance-to-Digital Converter Using Iterative Delay-Chain Discharge
该论文提出了一种全数字电容数字转换器（CDC），通过迭代延迟链放电技术实现0.7pF至10nF的宽电容测量范围，无需传统的模拟放大器或ADC，从而降低功耗和设计复杂度。适用于低功耗无线传感器系统。
▸提出全数字架构，利用迭代延迟链放电直接测量电容，避免使用模拟电路如放大器与ADC。
▸实现超宽电容测量范围（0.7pF至10nF），适应多种传感器应用。
ISSCC 2015Session 27Sensors
该论文提出了一种基于振铃衰减的读出电路，用于谐振传感器，通过测量谐振频率和品质因数，实现了低功耗（<80nJ）和高精度（30ppm）的传感。解决了传统振荡器读出电路功耗高、受寄生电容影响大且只能提供频率信息的问题。
▸提出振铃衰减读出方法，同时提取谐振频率和品质因数，提供更丰富的传感信息。
▸采用脉冲激励和零交叉检测技术，实现低功耗（<80nJ）和高精度（30ppm）的频率测量。
ISSCC 2015Session 27Sensors
本文提出了一种用于胎压监测的单芯片无线压力传感器，体积仅0.8mm³，精度达±0.68psi。该传感器集成了压力传感、无线通信和电源管理功能，解决了传统TPMS传感器体积大、功耗高的问题。
▸首次实现亚立方毫米级单芯片无线压力传感器，集成MEMS压力传感与CMOS无线收发电路。
▸采用低功耗设计，支持无线数据传输，适用于汽车胎压实时监测。
ISSCC 2015Session 27Sensors
本文提出了一种三轴开环陀螺仪，通过解调相位误差校正技术降低偏移漂移，以满足消费电子领域对低噪声、低功耗和低成本的需求。该设计摒弃了传统闭环架构，采用开环方案并重点优化偏移稳定性。
▸采用开环架构替代传统闭环设计，降低功耗和成本，同时通过解调相位误差校正技术补偿相位不匹配引起的偏移漂移。
▸实现三轴集成，在紧凑封装内同时测量三个轴的角速度，适用于智能手机和游戏控制器等消费电子应用。
ISSCC 2015Session 27Sensorsnull
本文提出了一种基于MEMS硅振荡加速度计与CMOS读出电路的设计，实现了1.2μg/√Hz的分辨率和0.4μg的偏置不稳定性。通过使用低功耗OTA和串联-并联反馈结构的减法器，有效降低了乘法噪声，并采用斩波技术消除闪烁噪声。
▸提出一种基于串联-并联反馈的低功耗OTA减法器，使得有效跨导与gm无关，从而抑制乘法噪声。
▸在三个关键模块（包括减法器、振荡器驱动等）中采用斩波技术，有效消除剩余闪烁噪声。
ISSCC 2015Session 27Sensors
该论文提出了一种用于电子稳定控制（ESC）的三轴陀螺仪，通过增强现有子系统的功能实现了低开销的连续安全监测，确保MEMS和电路故障能被及时标记，避免误判为有效信号。解决了汽车安全系统中对高精度和连续自检的需求。
▸提出一种低开销的连续安全监测方法，通过复用现有子系统功能实现自检。
▸实现了适用于汽车ESC的高精度三轴陀螺仪，满足比消费级更高的性能要求。
ISSCC 2015Session 26Data Converters
该论文提出了一种基于2.6b/cycle架构的10位1.7GS/s 4倍时间交织SAR ADC，采用多步硬件退休技术来降低校准开销和功耗。通过优化单通道效率和交织结构，实现了15.4mW的低功耗和高速度。
▸提出2.6b/cycle架构，相比传统2b/cycle结构提高了转换效率，减少了所需比较器数量。
▸引入多步硬件退休技术，动态关闭冗余硬件，降低功耗并缓解通道间匹配要求。
ISSCC 2015Session 26Data Converters28nm CMOS
本文提出了一款采用28nm CMOS工艺的5GS/s、150mW、10位无SHA流水线/SAR混合ADC，旨在满足宽带卫星和有线接收器对低功耗、高速中分辨率直接采样ADC的需求。通过混合架构和优化设计，在高速下实现了低功耗和高线性度。
▸采用无SHA（采样保持放大器）的流水线/SAR混合架构，降低了功耗和面积。
▸通过时间交织与混合结构结合，在5GS/s采样率下实现了10位分辨率，同时功耗仅150mW。
ISSCC 2015Session 26Data Converters65nm CMOS
该论文提出了一种在65nm CMOS工艺下实现的6位5GS/s 4倍交织3位/周期SAR ADC，功耗仅为5.5mW。通过多比特处理和交织并行方案，解决了高速下晶体管尺寸缩放导致寄生效应增加和能效下降的问题。
▸采用3位/周期的SAR转换架构，在单个周期内完成3位量化，显著提高了转换速率。
▸通过4倍交织技术，进一步将有效采样率提升至5GS/s，同时保持低功耗。
ISSCC 2015Session 26Data Converters
该论文提出了一种2路时间交织的FATI SAR ADC，通过前端Flash ADC提供多比特MSB来提升子通道SAR ADC的转换速度，从而减少时间交织通道数。同时，论文实现了背景偏移和时序歪斜校准，利用SAR ADC代码中嵌入的时序信息进行校准，解决了时间交织架构中的通道匹配问题。
▸采用Flash辅助时间交织（FATI）SAR结构，前端Flash ADC提供多比特MSB，显著提升子通道SAR ADC的转换速度，从而减少所需的时间交织通道数，降低电路复杂度。
▸提出背景偏移和时序歪斜校准技术，利用每个SAR ADC的代码中嵌入的时序歪斜信息进行校准，无需额外参考信号，实现低功耗、高精度的通道匹配。
ISSCC 2015Session 26Data Converters
本文提出一款用于10GBASE-T以太网的接收器，采用28nm CMOS工艺，支持800MS/s采样率和10b/13b双模式分辨率，以适应不同长度UTP电缆的性能需求，解决了长电缆下高信噪比与短电缆下低功耗的权衡问题。
▸提出10b/13b双模式分辨率架构，根据电缆长度动态切换，在长电缆时使用13b高分辨率保证信号质量，短电缆时使用10b低分辨率降低功耗。
▸在28nm CMOS工艺下实现800MS/s高速采样，通过电路优化达到高能效和面积效率。
ISSCC 2015Session 26Data Converters40nm CMOS
该论文提出了一种利用冗余辅助背景误差检测与校正方案的13位SAR ADC，在6.4MS/s采样率下实现了5.5fJ/conv-step的能效，解决了高精度SAR ADC中DAC匹配限制和校准功耗高的问题。
▸提出冗余辅助背景误差检测与校正方案，无需额外校准周期即可在线校正电容失配和比较器偏移。
▸通过冗余位设计简化误差检测逻辑，降低数字校准功耗，实现极低能效。
ISSCC 2015Session 26Data Converters
本文提出一种基于全差分环形放大器的SAR辅助流水线ADC，解决了传统流水线ADC中功耗高、输出摆幅受限的问题。在1mW功耗下实现了71.5dB SNDR和50MS/s采样率，具有高能效特性。
▸采用全差分环形放大器作为残差放大器，替代传统功耗高的telescopic放大器，实现低功耗且高输出摆幅。
▸将环形放大器与SAR辅助流水线架构结合，在保持高分辨率的同时显著提升能效。
ISSCC 2015Session 25RF & Wireless
本论文提出一种基于FBAR（薄膜体声波谐振器）的频率参考，输出750MHz，工作在750mV电源下，功耗仅1.1mW，精度达到±3ppm。该设计旨在替代传统石英晶体振荡器，以满足新兴无线应用（如可穿戴设备和物联网）对低成本、小尺寸和晶圆级制造的需求。
▸采用FBAR代替石英晶体作为频率参考源，实现晶圆级集成，大幅降低尺寸和成本。
▸在超低功耗（1.1mW）和低电源电压（750mV）下实现高频率精度（±3ppm），适合电池供电设备。
ISSCC 2015Session 25RF & Wireless0.13μm CMOS
本文提出了一种在0.13μm CMOS工艺中实现的2.4GHz VCO，通过使用ISF操纵技术显著改善了近端相位噪声，在10kHz至2MHz偏移频率范围内实现了190dBc/Hz的FOM。该技术有效抑制了闪烁噪声对相位噪声的影响，满足了IEEE 802.11a/b/g等通信标准对低近端相位噪声的要求。
▸提出了一种ISF（脉冲灵敏度函数）操纵技术，通过优化振荡器波形来降低闪烁噪声对近端相位噪声的贡献。
▸在2.4GHz VCO中实现了190dBc/Hz的FOM，覆盖10kHz至2MHz的宽偏移频率范围，显著优于传统结构。
ISSCC 2015Session 25RF & Wireless
提出了一种2.4GHz 4mW的无电感RF整数N合成器架构，解决了接收机中最后一个电感问题。采用环形振荡器替代LC-VCO，实现了与传统LC振荡器相当的相位噪声和FOM，同时显著减小面积、降低耦合、拓宽调谐范围并支持多相位输出。
▸提出无电感RF合成器架构，消除片上最后一个电感的困扰，实现完全无电感的接收机。
▸使用环形振荡器替代LC-VCO，在保持性能的前提下获得更小面积、更宽调谐范围和易于多相输出的优势。
ISSCC 2015Session 25RF & Wireless65nm CMOS
本文提出了一种采用被动缩放环路滤波器的65nm CMOS锁相环，工作频率范围为70.5至85.5GHz，有效解决了传统主动环路滤波器引入额外噪声的问题，实现了全集成且低相位噪声的毫米波频率合成器。
▸采用被动缩放技术替代主动环路滤波器，无需运算放大器，避免了主动噪声引入，同时实现了环路滤波器电容的片上集成。
▸在65nm CMOS工艺上实现了70.5-85.5GHz的宽频率调谐范围，适用于71-86GHz频段的应用需求。
ISSCC 2015Session 25RF & Wireless65nm CMOS
该论文提出了一种320GHz锁相发射机，用于外差太赫兹成像系统，解决了太赫兹成像中因缺乏低噪声放大器而导致的灵敏度不足和照明源功率需求过大的问题。通过集成锁相环和功率放大器，实现了3.3mW的辐射功率和22.5dBm的等效全向辐射功率。
▸首次在320GHz频段实现锁相发射机，结合锁相环和功率放大器，提高了频率稳定性和输出功率。
▸采用外差架构，降低了成像系统对像素灵敏度的要求，从而减少了照明源的功率需求。
ISSCC 2015Session 25RF & Wireless
该论文提出了一种降低1/f噪声上变频的技术，应用于Class-D和Class-F振荡器，以改善近载波相位噪声性能。该技术避免了现有方案需要额外可调电感或恶化20dB/dec区域相位噪声的缺点。
▸提出一种新的1/f噪声上变频降低技术，不需要额外电感且不恶化20dB/dec区域相位噪声。
▸该技术适用于Class-D和Class-F两种振荡器架构，具有通用性。
ISSCC 2015Session 25RF & Wireless
该论文提出了一种具有隐式共模谐振的VCO拓扑，通过巧妙的设计实现了共模谐振而无需额外的电感，解决了传统VCO中由于差分对晶体管进入三极管区导致的品质因数退化问题。该设计在不增加面积和功耗的前提下，提升了VCO的相位噪声性能。
▸提出隐式共模谐振技术，利用内部寄生参数实现共模谐振，避免额外电感，节约芯片面积。
▸通过提高共模阻抗在2倍LO频率处，防止差分对晶体管进入三极管区，保持高Q值。
ISSCC 2015Session 25RF & Wireless65nm CMOS
该论文提出了一种基于数字亚采样架构的ADC-PLL，利用电压域数字化实现低功耗低抖动频率合成。在65nm CMOS工艺中实现了2.2GHz振荡频率、4.2mW功耗和-242dB的FOM，解决了传统PLL功耗与噪声折中的问题。
▸采用数字亚采样架构结合ADC进行电压域数字化，避免了传统电荷泵和模拟环路滤波器的功耗与面积开销。
▸使用18位Class-C数字控制振荡器（DCO）和4位比较器，结合数字环路滤波器（DLF）与频率锁定环（FLL），实现低抖动和快速锁定。
ISSCC 2015Session 25RF & Wireless
本文提出了一种高度数字化的频率合成器，采用环形振荡器频率-数字转换和噪声消除技术，解决了数字分数N PLL中量化噪声和杂散性能较差的问题。
▸提出基于环形振荡器的频率-数字转换方法，替代传统数字PLL中的时间-数字转换器，降低量化噪声。
▸引入噪声消除技术，有效抑制分数N PLL中的量化噪声和杂散，提升相位噪声性能。
ISSCC 2015Session 24Other
该论文提出了一种使用电磁连接器的共享总线，用于卫星处理器系统，实现了6.5Gb/s的数据传输速率，并将系统尺寸和重量减少60%。解决了传统背板连接器难以超过2.5Gb/s信号传输的瓶颈问题。
▸采用电磁连接器替代传统背板连接器，实现高速信号传输并大幅减小体积和重量。
▸设计共享总线架构，通过电磁耦合方式减少连接器数量，提升系统集成度。